CS238481B1

CS238481B1 - Circuit circuit for testing unidirectional input and output bus

Info

Publication number: CS238481B1
Application number: CS961783A
Authority: CS
Inventors: Karel Ucen
Original assignee: Karel Ucen
Priority date: 1983-12-19
Filing date: 1983-12-19
Publication date: 1985-11-13

Abstract

Cílem vynálezu je vytvořit jednoduché zapojení, umožňující převádění výstupních datových funkcí při využití výstupních řídicích funkcí na vstupní datové funkce u jednosměrných vstupních a výstupních funkcí, přičemž výsledek testování je vyhodnocován přímo ve výpočetním zařízení. Uvedeného cíle se dosáhne zapojením, v kterém skupina datových vstupů multiplexoru tvoří současně skupiny datových vstupů zapojení, skupina datových výstupů multiplexoru je připojena na skupinu datových vstupů vyrovnávací paměti, jejíž skupina datových výstupů tvoři současně skupinu datových výstupů zapojení, fiídicí vstup obvodů vstupní a sekvenční logiky tvoří současně řídicí vstup zapojení. Přepínací výstup obvodů vstupní a sekvenční logiky je připojen na přepínací vstup multiplexoru, kdežto jeho nastavovací výstup je připojen na nastavovací vstup vyrovnávací paměti a jeho signalizační výstup je spojen se signalizačním výstupem vyrovnávací paměti a tvoří současně signalizační výstup zapojení. Informační výstup obvodů vstupní a sekvenční logihy tvoří současně informační výstup zapojení.The aim of the invention is to create a simple circuit, enabling the conversion of output data functions when using output control functions to input data functions for unidirectional input and output functions, while the test result is evaluated directly in the computing device. The above-mentioned goal is achieved by a circuit in which the group of data inputs of the multiplexer simultaneously forms groups of data inputs of the circuit, the group of data outputs of the multiplexer is connected to a group of data inputs of the buffer memory, the group of data outputs of which simultaneously forms a group of data outputs of the circuit, the control input of the input and sequence logic circuits simultaneously forms a control input of the circuit. The switching output of the input and sequence logic circuits is connected to the switching input of the multiplexer, while its setting output is connected to the setting input of the buffer memory and its signaling output is connected to the signaling output of the buffer memory and simultaneously forms a signaling output of the circuit. The information output of the input and sequence logic circuits simultaneously forms an information output of the circuit.

Description

Vynález se týká zapojení obvodu pro testování jednosměrné vstupní a výstupní sběrnice výpočetních zařízení.The invention relates to a circuit for testing unidirectional input and output buses of computing devices.

Případnou poruchu funkce spojení výpočetního zařízení s periferní jednotkou nelze snadno lokalizovat. Není-li k disposici náhradní adaptér nebo technické prostředky pro jeho otestování, není možné odpovědně rozhodnout, zda porucha nastala před nebo za rozhraním spojení, to je před nebo za jednosměrnou vstupní a výstupní sběrnicí z hlediska výpočetního zařízení. Rovněž při oživování výpočetního zařízení je žádoucí mít možnost testování jednosměrné vstupní a výstupní sběrnice v místě, kde je tato dávána k disposici jednotlivým adaptérům, které využívají vždy pouze zcela specifický, omezený počet datových a řídicích funkcí. Přestože jednosměrná vstupní a výstupní sběrnice bývá součástí vnitřní kabeláže výpočetního zařízení a jsou na ni připojeny vestavěné jednotky, jako displej, vestavěná vnější paměí a jiné, nezaručuje správná funkce těchto komponent současně správnou funkci jednosměrné vstupní a výstupní sběrnice na konektorech pro vstupní a výstupní adaptéry. Navíc, konektory jednosměrné vstupní a výstupní sběrnicebývají umístěny uvnitř prostoru pro fyzické připojení dalších vstupních a výstupních adaptérů, takže testování funkce jednosměrné vstupní a výstupní sběrnice pomocí osciloskopu nebo běžných logických analyzátorů je značně ztíženo. Připojování simulátorů vstupních a výstupních zařízení na jednosměrnou vstupní a výstupní sběrnici je další možností pro oživování a testování, vyžaduje však přídavné technické prostředky, často speciální napájecí zdroje a je zbytečně rozměrné a pro běžný servis nevhodné. Mimo to. je nezbytné propojení prostřednictvím spojovací kabeláže a interní kabeláže, což společně s deskami logiky simulátorů vnáší do testování další možnost zavedení poruchy samotného testovacího zařízení.Any malfunction of the connection between the computing device and the peripheral unit cannot be easily located. If no replacement adapter or technical means for testing it is available, it is not possible to decide responsibly whether the fault occurred before or after the connection interface, that is, before or after the unidirectional input and output bus from the point of view of the computing device. It is also desirable to be able to test the unidirectional input and output bus at a location where it is made available to individual adapters which always use only a very specific, limited number of data and control functions. Although the unidirectional I / O bus is part of the internal cabling of the computing device and has built-in units such as a display, built-in external memory, and others, the proper functioning of these components does not guarantee the correct operation of the unidirectional I / O bus on the I / O connectors. In addition, the unidirectional I / O bus connectors are located inside the space for physically connecting additional I / O adapters, so testing the unidirectional I / O bus function using an oscilloscope or conventional logic analyzers is considerably more difficult. Connecting I / O simulators to the I / O bus is another option for commissioning and testing, but requires additional technical resources, often special power supplies, and is unnecessarily large and unsuitable for routine service. Moreover. interconnection through connection cabling and internal cabling is necessary, which together with the simulator logic boards brings another possibility of testing the failure of the test equipment itself.

238 481238 481

Uvedené nevýhody odstraňuje zapojení obvodu pro testování jednosměrné vstupní a výstupní sběrnice podle vynálezů, jehož podstatou je, Že skupina datových vstupů multiplexoru tvoří současně skupinu datových vstupů zapojení, skupina datových výstupů multiplexoru je připojena na skupinu datových vstupů vyrovnávací paměti, jejíž skupina datových výstupů tvoří současně skupinu datových výstupů zapojení, řídicí vstup obvodů vstupní a sekvenční logiky tvoří současně řídicí vstup zapojení, přepínací výstup obvodů vstupní a sekvenční logiky je připojen na přepínací vstup multiplexoru, kdežto jeho nastavovací výstup je připojen na nastavovací vstup vyrovnávací paměti a jeho signalizační výstup je spojen se signalizačním výstupem vyrovnávací paměti a tuoři současně signalizační výstup zapojení, informační výstup obvodů vstupní a sekvenční logiky tvoří současně informační výstup zapojení.These disadvantages are overcome by the wiring of the unidirectional input and output bus testing circuit according to the inventions, which is characterized in that the multiplexer data input group constitutes a plurality of data input circuits simultaneously, the multiplexer data output group is connected to a buffer data input group the wiring data output group, the input and sequential logic control input simultaneously form the wiring control input, the input and sequential logic switching output is connected to the multiplexer switching input, while its setting output is connected to the buffer setting input and its signaling output is coupled to signaling output of buffer and tuoors simultaneously signaling output of wiring, information output of input and sequential logic circuits simultaneously forming information output wired .

Výhodou zapojení obvodu pro testování jednosměrné vstupní a výstupní sběrnice podle vynálezu je, že umožňuje převádění výstupních datových funkcí při využití výstupních řídicích funkcí na vstupní datové funkce u jednosměrných vstupních a výstupních funkcí, přičemž výsledek testování je vyhodnocován přímo ve výpočetním zařízeni. Odpadá tak riziko zahrnutí dalších prvků s možností nespolehlivosti, na příklad kabeléže. Správnou funkci zapojení obvodů pro testování jednosměrné vstupní a výstupní sběrnice lze kdykoliv ověřit snadno a rychle standardním způsobem jako test jedné desky. Další výhodou je možnost multiplexovat výstupní dato.vé signály při převodu na datové signály vstupní a realizovat tak testování jednosměrných datových sběrnic s různou šířkou, to je s odlišným počtem vstupních a výstupních datových signálů. Další výhodou je možnost využití technických prostředků uvnitř výpočetního zařízení ke komparaci hodnot datových a řídicích signálů, převzatých na vstupu jednosměrné vstupní a výstupní sběrnice s hodnotami očekávanými a případné další využití inteligence zabudovaných technických prostředků ve spolupráci s účelovým vybavením pro detekci, lokalizaci a indikaci poruch.An advantage of the circuit of the unidirectional input and output bus testing circuit of the present invention is that it enables the conversion of output data functions using output control functions to input data functions for unidirectional input and output functions, the test result being evaluated directly in the computing device. This eliminates the risk of including other unreliable elements, such as cabling. The correct function of the circuitry for testing the unidirectional input and output bus can be verified at any time easily and quickly in a standard way as a single board test. Another advantage is the possibility of multiplexing the output data. When converting it to input data signals, the testing of unidirectional data buses with different widths, i.e. with different numbers of input and output data signals, can be performed. Another advantage is the possibility of using the technical means inside the computing device to compare the values of data and control signals taken over at the input of the unidirectional input and output bus with the values expected and possible further use of intelligence of built-in technical means in cooperation with the purpose equipment for detection, location and indication of faults.

Příklad zapojení obvodu pro testování jednosměrné vstupní a výstupní sběrnice podle vynálezu je znázorněn na připojeném výkrese v blokovém schématu.An example of a circuit for testing a one-way input and output bus according to the invention is shown in the attached drawing in a block diagram.

Skupina datových vstupů 11 multiplexoru 1. tvoří současně skupinu datových vstupů 91 zapojení pro připojení na neznázor3The data input group 11 of the multiplexer 1 simultaneously forms the data input group 91 of the circuitry for connection to a not shown 3

238 481 něnou jednosměrnou vstupní a výstupní sběrnicí výpočetního zařízení. Skupina datových výstupů 011 multiplexoru 1 je připojena na skupinu datových vstupů 21 vyrovnávací paměti 2, jejíž skupina datových výstupů 021 tvoří současně skupinu datových výstupů 091 zapojení pro připojení na jednosměrnou vstupní a výstupní sběrnici výpočetního zařízení. Řídicí vstup 31 obvodů 3 vstupní a sekvenční logiky tvoří současně řídicí vstup 92 zapojení pro připojení na jednosměrnou vstupní a výstupní sběrnici výpočetního zařízení. Přepínací výstup 031 obvodů 3 vstupní a sekvenční logiky je připojen na přepínací vstup 12 multiplexoru 1, kdežto jeho nastavovací výstup 032 je připojen na nastavovací vstup 22 vyrovnávací paměti 2 a jeho signalizační výstup 033 je spojen se signalizačním výstupem 022 vyrovnávací paměti238 481 the unidirectional input and output bus of the computing device. The data output group 011 of the multiplexer 1 is coupled to the data input group 21 of buffer 2, whose data output group 021 simultaneously constitutes a data output group 091 for connection to the unidirectional input and output bus of the computing device. The control input 31 of the input and sequential logic circuits 3 simultaneously form a control input 92 for connection to the unidirectional input and output bus of the computing device. The switching output 031 of the input and sequence logic circuits 3 is connected to the switching input 12 of the multiplexer 1, while its setting output 032 is connected to the setting input 22 of buffer 2 and its signaling output 033 is coupled to the signaling output 022 of buffer

2. a tvoří současně signalizační výstup 092 zapojení pro připojení na jednosměrnou vstupní a výstupní sběrnici výpočetního zařízení. Informační výstup 034 obvodů J vstupní a sekvenční logiky tvoří současně informační výstup 093 zapojení pro připojení na jednosměrnou vstupní a výstupní sběrnici výpočetního zařízení .2 and simultaneously form the wiring signal output 092 for connection to the unidirectional input and output bus of the computing device. The information output 034 of the input and sequential logic circuits J simultaneously forms the wiring information output 093 for connection to the unidirectional input and output bus of the computing device.

Výstupní datové signály výpočetního zařízení, jež mají obvykle šířku slova osm^. «.šestnáct, případně i více bitů, se kterou pracuje procesor , jsou přiváděny jako vstupní datové signály multiplexoru 1 na skupinu datových vstupů 11. Multiplexor 1 je přepínán signály obvodů 3 vstupní a sekvenční logiky, přicházejícími na jeho přepínací vstup 12. Multiplexor 1 slouží k redukci šíře vstupního slova, na příklad ze šestnácti bitů na osm bitů. Redukovaná slova jsou přiváděna na skupinu datových vstupů 21 vyrovnávací paměti 2, jež je nastavována signály obvodů J vstupní a sekvenční logiky, přicházejícími na nastavovací vstup 22 vyrovnávací paměti 2. Výstupní data vyrovnávací paměti 2. jsou přiváděna na vstupní sběrnici s menší šíří slova. Signály, přicházejícími na řídicí vstup 31 obvodů 3. vstupní a sekvenční logiky,řídí multiplexor 1 vyrovnávací parně t 2 a spolu se signály na signalizačním výstupu 022 vyrovnávací paměti J signalizují přítomnost dat na vstupní sběrnici, přičemž tento poslední' lze testovat ve výpočetním zařízení přímo k realizaci skokové instrukce. Testování jednosměrné vstupní a výstupní sběrnice je možné realizovat postupným vystavováním logických hódňdt ftft Výstupních řídicích signálech výpočetního zařízení a sledováním odezev na vstupních řídicích signálech obvodů 3. vstup ní a sekvenční logiky. Postupným nabalováním dalších vstupníchThe output data signals of the computing device typically have a word width of eight. The sixteen or more bits the processor operates with are inputted as input data signals of the multiplexer 1 to the group of data inputs 11. The multiplexer 1 is toggled by the signals of the input and sequence logic circuits 3 arriving at its switch input 12. The multiplexer 1 serves to reduce the width of the input word, for example from sixteen bits to eight bits. The reduced words are fed to a group of data inputs 21 of buffer 2, which is adjusted by the input and sequential logic circuit signals J arriving at buffer input 22, and the output data of buffer 2 is fed to the input bus with less word width. The signals arriving at the control input 31 of the input and sequential logic circuits 3. control the multiplexer 1 to buffer steam t 2 and together with the signals at the signaling output 022 of the buffer J to signal the presence of data on the input bus. to execute the step instruction. Testing the unidirectional input and output bus can be accomplished by sequentially exposing the logic hours ftft of the output control signals of the computing device and monitoring the responses to the input control signals of the input and sequential logic circuits. Gradual accumulation of other input

238 481 a výstupních řídicích signálů se otestuje aparát, to je další výstupní řídicí signály, nezbytný k ovládání multiplexoru 1 pro redukci nestejného počtu datových signálů vstupních a výstupních. Přiváděním různých kombinací na výstupní datové signály lze navíc testovat vzájemné zkraty mezi jednotlivými datovými signály, případně poruchy typu trvalá úroveň logické nuly nebo trvalá úroveň logické jedničky. V případě, že jedno směrná vstupní a výstupní sběrnice je v pořádku, vyhodnotí vý početní zařízení očekávaný signál, převedený ze skupiny datových vstupů 11*multiplexoru 1 na skupinu datových výstupů 021238 481 and output control signals are tested by the apparatus, that is, additional output control signals necessary to control the multiplexer 1 to reduce the unequal number of input and output data signals. By applying different combinations to the output data signals, it is also possible to test mutual short-circuits between individual data signals, or failures of the type permanent level of logical zero or permanent level of logical one. In the event that one directional input and output bus is OK, the computing device evaluates the expected signal converted from the data input group 11 * of the multiplexer 1 to the data output group 021

Zapojení obvodů pro testování jednosměrné vstupní a výstupní sběrnice podle vynálezu lze použít zejména při oživová ní a testování univerzálních výpočetních zařízení, jako jsou inteligentní terminály, stolní počítače, univerzální procesory a podobně.The circuitry for testing the unidirectional input and output bus according to the invention can be used in particular in the recovery and testing of universal computing devices such as intelligent terminals, desktops, universal processors and the like.

Claims

SUBJECT OF THE INVENTION

238 481

One-way input / output bus testing circuit, characterized in that the data input group (11) of the multiplexer (1) is simultaneously a group of data inputs (91) of the wiring, the data output group (011) of the multiplexer (1) is connected to the data input group (21) a buffer (2), whose group of data outputs (021) is simultaneously a group of data outputs (091) of wiring, control input (31) of input and sequential logic circuits (3) are simultaneously wiring control input (92), switching output (3) the input and sequence logic is connected to the switching input (12) of the multiplexer (1), while its setting output (032) is connected to the setting input (22) of the buffer (2) and its signaling output (033) is coupled to the signaling output (022) of the buffer (2) and simultaneously forms the wiring signaling output (092), the information output (034) of the circuits (3) vs. The butt and sequence logic simultaneously form the wiring information output (093).