CS232505B1 - Zapojení datových cest malého centrálního procesoru - Google Patents

Abstract

Vynález je určen pro malé centrální procesory systémů pro sběr a předzpracování dat, pracujících v reálném čase. ŘeSí zapojení datových cest procesoru, sestávajícího z operační paměti, dvou datových registrů, operačního registru, dvou multiplexorů, aritmeticko-logická jednotky a skupiny pracovních registrů. Zapojení podle vynálezu je možná použít pro řízení počítačových systémů, pracujícíh v reálném čase a v Interaktivních informačních systémech.

Description

(54) Zapojení datových cest malého centrálního procesoru

Vynález je určen pro malé centrální procesory systémů pro sběr a předzpracování dat, pracujících v reálném čase. ŘeSí zapojení datových cest procesoru, sestávajícího z operační paměti, dvou datových registrů, operačního registru, dvou multiplexorů, aritmeticko-logická jednotky a skupiny pracovních registrů. Zapojení podle vynálezu je možná použít pro řízení počítačových systémů, pracujícíh v reálném čase a v Interaktivních informačních systémech.

Vynález se týká zapojení datových cest malého centrálního procesoru, vhodného pro práci v reálném čase u systémů pro sběr a předzpracování dat.

Procesory počítačových systémů bývají koncipovány různými způsoby, odpovídajícími vidy účelu, ke kterému mají být převážně použity. Jedním z nejnáročnějěích je problém koncepce a struktury procesoru u systémů, pracujících v reálném čase. V těchto případech je nutné, aby výkon procesoru mohl být usměrňován na co nejrychlejSí zpracování některých závažných úseků programu, zatímco zpracování jiných programových úseků může být odloženo, nebo pozdrženo. Tomuto účelu musí být procesor počítačového systému uzpůsoben, aby tento požadavek mohl být splněn. Jsou známy víceprocesorové systémy, pracující ve sdíleném češe operační paměti, dále jsou známy meněí jednoprocesorové systémy, kde se víceprocesorovost emuluje programovými prostředky, případně kombinace obou systémů.

Jednou z možných variant řešení, vyhovující právě menším systémům pro práci v reálném čase představuje malý centrální procesor podle vynálezu, jehož podstata spočívá v tom, že datová výstupní sběrnice operační paměti je připojena k prvnímu vstupu prvního datového registru a ke vstupu operačního registru, přičemž výstupní sběrnice prvního datového registru je připojena ke vstupu dat do operační paměti, ke druhému vstupu prvního multiplexoru a k třetímu vstupu druhého multiplexoru. Současně výstupní sběrnice operačního registru je spojena s třetím vstupem prvního multiplexoru a s prvním vstupem druhého multiplexoru, přičemž výstupní sběrnice prvního multiplexoru, je spojena s prvním vstupem eritmeticko-loglcké jednotky a vstupem druhého datového registru, jehož výstupní sběrnice je připojena k prvnímu vstupu prvního multiplexoru. Výstupní sběrnice druhého multiplexoru je spojena s druhým vstupem aritmeticko-logické jednotky, jejíž výstupní sběrnice je spojena s druhým vstupem prvního datového registru, s prvním vstupem adresního registru paměti, se vstupem adresního registru instrukcí a se vstupem skupiny pracovních registrů, přičemž výstupní sběrnice skupiny pracovních registrů je spojena na pátý vstup prvního multiplexoru a na druhý vstup druhého multiplexoru. Výstupní sběrnice adresního registru instrukcí je připojena k druhému vstupu adresního registru paměti a ke čtvrtému vstupu prvního multi plexoru a konečně výstupní sběrnice adresního registru paměti je spojena s adresovacím vstupem operační paměti. První i druhý multiplexor mohou být doplněny o další vstupy, sloužící k připojení sběrnic periferních kanálů.

Malý centrální procesor v uspořádání podle vynálezu může řídit činnost počítačového systému, prsoujícho v reálném čase, obvzlášté výhodně v režimu sběru a předzpracováni dat.

Oblast pracovních registrů může obsahovat více sad stejnolehlých pracovních registrů, přičemž každá sada může obsahovat kompletní rozpracované parametry jednoho programového úseku. Na základě prioritních ukazatelů, vyhodnocených z okamžitého stavu výpočetního systému, může být postupně přepínána ta sada pracovních registrů, jíž přidělený programový úsek má být zpracován s nejvyěším stupněm priority. Ostatní sady pracovních registrů zůstávají v klidu a jsou v tomto okamžiku buá volné, nebo drží okamžitý stav rozpracovaného programového úseku. V tomto uspořádání nedochází prakticky k žádným programovým ztrátám při přechodu ze zpracování jednoho programového úseku na jiný, i při návratu k zpracování rozpracovaného programového úseku.

Na přiloženém výkresu je uvedeno zapojení podle vynálezu.

Výstupní datová sběrnice 13 operační paměti χ je připojena k prvnímu vstupu 2χ prvního datového registru 2 a ke vstupu JI operačního registru J. Výstup 2J prvního datového registru 2 i výstup 32 operačního registru J jsou spojeny přes dvojici multiplexorů J a ke vstupům aritmeticko-logické jednotky .6. Výstup 6J aritmeticko-logické jednotky ó. je spojen s druhým vstupem 22 prvního datového registru 2, se vstupem 81 adresního registru paměti 8, | se vstupem 91 adresního registru instrukcí 2 a se vstupem 101 skupiny pracovních registrů 10. Skupina pracovních registrů může obsahovat více sad stejnolehlých pracovních registrů, které mohou obsahovat každá kompletní parametry jednoho programového úseku. Výstup X02 skupiny pracovních registrů χθ je pak spojen opět s prvním χ 1 s druhým 2 multiplexorem.

První multiplexor £ je pak přemostěn druhým datovým registrem 7, který je vhodný např. pro operace posuvu, podržení mezistavů operací a pod. Pro vstup dat do operační paměti £ slouží výstup 23 prvního datového registru 2, který je spojen se vstupem 11 operační paměti. Adresování paměti v jednotlivých cyklech obstarává adresní registr paměti 8, jehož výstup 83 je spojen s adresovacím vstupem 12 operační paměti £.

Zapojení malého centrálního procesoru podle vynálezu je vhodné zejména pro řízení počítačových systémů, pracujících v reálném čase, a to v takových případech, kdy je nutno obsluhovat simultáně větSí množství přicházejících a odcházejících datových bloků, což je běžné zejména v oblastech sběru a předzpracování dat a v interaktivních informačních systémech.

PŘEDMĚT VYNÁLEZU

Claims (2)

1. Zapojení datových cest malého centrálního procesoru, vyznačené tím, že datová výstupní sběrnice (13) operační paměti (1) je připojena k prvnímu vstupu (21) prvního datového registru (2) a ke vstupu (31) operačního registru (3), přičemž výstupní sběrnice (23) prvního datového registru (2) je připojena ke vstupu dat (11) do operační paměti (1), i k druhému vstupu (42) prvního multiplexoru (4) a k třetímu vstupu (53) druhého multiplexoru (5) e současně výstupní sběrnice (32) operačního registru (3) je spojena s třetím vstupem (43) prvního multiplexoru (4) a s prvním vstupem (5!) druhého multiplexoru (5), přičemž výstupní sběrnice (49) prvního multiplexoru (4) je spojena s prvním vstupem (61) aritmeticko-logické jednotky (6) a vstupem (71) druhého datového registru (7), jehož výstupní sběrnice (72) je připojena k prvnímu vstupu (41) prvního multiplexoru (4), přičemž výstupní sběrnice (59) druhého multiplexoru (5) je spojena s druhým vstupem (62) aritmeticko-logické jednotky (6), jejíž výstupní sběrnice (63) je spojena s druhým vstupem (22) prvního datového registru (2), s prvním vstupem (81) adresního registru paměti (8), se vstupem (91) adresního registru paměti instrukcí (9) a se vstupem (101) skupiny pracovních registrů (10), přičemž výstupní sběrnice (102) skupiny pracovních registrů (10) je spojena na pátý vstup (45) prvního multiplexoru (4) a na druhý vstup (52) druhého multiplexoru (5) a dále výstupní sběrnice (92) adresního registru instrukcí (9) je připojena k druhému vstupu (82) adresního registru paměti (8) a ke čtvrtému vstupu (44) prvního multiplexoru (4) a konečně výstupní sběrnice (83) adresního registru paměti (8) je spojena s adresovacím vstupem (12) operační paměti (1).

2. Zapojení podle bodu 1, vyznačené tím, že první (4) a druhý (5) multiplexor jsou doplněny o dalěí vstupy k připojeni sběrnic periferních kanálů.

1 výkres f

tn σι

OJ cn σ

<D

232 505

Τ'