CS232337B1

CS232337B1 - Comparative connexion with detection of direction of information transfer

Info

Publication number: CS232337B1
Application number: CS833573A
Authority: CS
Inventors: Jiri Smisek
Original assignee: Jiri Smisek
Priority date: 1983-05-19
Filing date: 1983-05-19
Publication date: 1985-01-16
Also published as: CS357383A1

Abstract

Vynález řeší zvýšení stupně diagnostického rozlišení při autonomní diagnostice vícepočítačových systémů. Řešení se dosahuje separátní komparací adresních, datových a řídících sběrnic doplněnou přepínačem, pomocí něhož lze do stavového dekodéru poslat správné diagnostické informace, jako je kod probíhajícího řízení na sběrnici, signál o probíhající fázi fetch nebo signál o obsazení sběrnice některým z mikroprocesorů. Tyto informace jsou důležité pro dosažení požadované úrovně lokalizace na výměnný funkční modul jakým je mikroprocesor, pamšl programu, paměl dat a vnější zařízení.The invention solves the increase in the diagnostic level resolution in autonomous multi-computer diagnostics systems. The solution is achieved by a separate comparison addressing, data and control buses to switch to status decoder send correct diagnostic information such as the code in progress bus control, signal o ongoing fetch phase or bus occupancy signal microprocessors. This information are important to achieve the desired localization level to a removable functional module such as a microprocessor, program memory data memory and external devices.

Description

(54) Komparační zapojení s detekcí směru přenosu informace(54) Comparison wiring with direction detection

Vynález řeší zvýšení stupně diagnostického rozlišení při autonomní diagnostice vícepočítačových systémů.The invention solves an increase in the degree of diagnostic resolution in the autonomous diagnostics of multi-computer systems.

Řešení se dosahuje separátní komparací adresních, datových a řídících sběrnic doplněnou přepínačem, pomocí něhož lze do stavového dekodéru poslat správné diagnostické informace, jako je kod probíhajícího řízení na sběrnici, signál o probíhající fázi fetch nebo signál o obsazení sběrnice některým z mikroprocesorů. Tyto informace jsou důležité pro dosažení požadované úrovně lokalizace na výměnný funkční modul jakým je mikroprocesor, pamšl programu, paměl dat a vnější zařízení.The solution is achieved by separately comparing the address, data and control buses with a switch to send the correct diagnostic information to the status decoder, such as the on-board control code, the on-going fetch signal, or the bus occupancy signal by one of the microprocessors. This information is important to achieve the desired level of localization to a replaceable function module such as a microprocessor, program memory, data memory, and external device.

Předostem vynálezu je komparační zapojení s detekcí směru přenosu Informace, které řeěí zvýšení stupně diagnostického rozlišení při autonomní diagnostice vícepočítačového systému.The invention is based on comparative circuitry with detection of the direction of transmission of information, which solves the increase in the degree of diagnostic resolution in the autonomous diagnostics of a multi-computer system.

Prudký rozvoj technologie vysoké a velmi vysoké integrace umožňuje poměrně levnou realizaci rozsáhlých funkčních celků jako jsou mikroprocesory, paměťové obvody se značnou kapacitou, hradlové pole apod. Tato skutečnost vede návrháře systému k použití takového diagnostického vybaveni, aby stupeň rozliěení při testování co možné nejvíce odpovidel právě těmto vyměnitelným funkčním celkům. Když je zde nevíc požadavek autonomní diegnostikovatelnosti β rychlým zjištěním stavu takového systému, pak lze uvažovat o použití komparační techniky pomocí vestavěných komparétorů. Dosud používané komparační zapojení mejí však tu nevýhodu, že dekódují pouze hlášení o neshodě mezi stavy komparovaných sběrnic. Protože ne sběrnicích dochází k obousměrné komunikaci, nelze v případě hlášení neshody rozlišit poruchu mezi stimulujícím modulem e stimulovaným modulem, například mezi permanentní pamětí s testovacím programem e mikroprocesorem respektive mezi permanentní pamětí, mikroprocesorem, zaplsovatelnou pamětí pro data a vnějším seřízením, zejména co se týká obvodů přerušení. Potom je možné provést diagnózu pouze na úrovni větších celků jeko jsou mikropočítačové podsystémy obsahující mikropočítač a vnější zařízení. Je možné také uvažovat o vícenásobné komparaci pro stimuly a odezvy jednotlivých modulů připojených ke sběrnici, což však vede ke značnému objemu testovacího hardware.The rapid development of high and very high integration technology allows for relatively inexpensive realization of large functional units such as microprocessors, large capacity memory circuits, gate arrays, etc. This leads system designers to use such diagnostic equipment to provide the highest degree of resolution when testing as much as possible these interchangeable functional units. If there is more to the requirement of autonomous diegnosticability β by quickly detecting the state of such a system, then it is possible to envisage the use of comparative technique using built-in comparators. However, the comparator circuit used so far has the disadvantage of decoding only the mismatches between the states of the comparator buses. Since there is no bidirectional communication on the buses, it is not possible to distinguish between a pacing module e stimulated module, for example between a permanent memory with a test program e microprocessor or between a permanent memory, a microprocessor, a writable data memory and an external adjustment. interrupt circuits. Thereafter, the diagnosis can be made only at the level of larger units, such as microcomputer subsystems comprising a microcomputer and an external device. Multiple comparisons for the stimuli and responses of the individual modules connected to the bus can also be considered, but this leads to a considerable amount of test hardware.

Uvedené nevýhody odstraňuje komparační zapojení s detekcí směru přenosu lnformece podle vynálezu, jehož podstata spočívá v tom, že první adresní sběrnice je spojena s druhou svorkou druhého komparétoru, první datová sběrnice je spojena s první svorkou prvního komparétoru, první řídicí sběrnice je spojene s první svorkou druhého komparétoru β β prvním vstupem prvního přepíneče, druhé adresní sběrnice je spojena se čtvrtou svorkou druhého komparétoru a s druhou svorkou čtvrtého komparétoru, druhé datové sběrnice je spojena s druhou svorkou prvního komparétoru a s první svorkou třetího komparétoru, druhé řídicí sběrnice je spojena se třetí svorkou druhého komparétoru a s první svorkou čtvrtého komparétoru, třetí adresní sběrnice je spojena se čtvrtou svorkou čtvrtého komparétoru, třetí detové sběrnice je spojene s druhou svorkou třetího komparétoru, třetí řídicí sběrnice je spojena se třetí svorkou čtvrtého komperétoru a s druhým vstupem prvního přepíneče, čtvrté svorka prvního komparétoru je spojena s prvním vstupem prvního součtového hradle a s druhou svorkou stavového dekodéru, šesté svorke druhého komperétoru je spojene s druhým vstupem prvního součtového hradla a s první svorkou stavového dekodéru, čtvrté svorka třetího komparétoru je spojena s prvním vstupem druhého součtového hredle e se třetí svorkou stavového dekodéru, šesté svorke čtvrtého komparétoru je spojene s druhým vstupem druhého součtového hradla a se čtvrtou svorkou stavového dekodéru, výstup prvního přepíneče je spojen ee šestou svorkou stavového dekodéru, výstup druhého přepíneče je spojen se sedmou svorkou stavového dekodéru, přičemž pété svorka stavového dekodéru je spojena s edresním vstupem prvního přepíneče a s edresním vstupem druhého přepíneče, výstup prvního součtového hradla je spojen se třetí svorkou synchronlzétoru, výstup druhého součtového hradla je spojen s první svorkou synchronlzétoru, pété svorka prvního mikroprocesoru je spojene s prvním vstupem druhého přepínače a ee eedmou svorkou druhého komparétoru, pété svorka třetího mikroprocesoru je spojene s druhým vstupem druhého přepínače a s osmou svorkou čtvrtého komparétoru, pété svorka druhého mikroprocesoru je spojena s osmou svorkou druhého komparétoru a sa sedmou svorkou čtvrtého komperétoru a šesté svorke synchronlzétoru je spojene s osmou svorkou stavového dekodéru.The above-mentioned disadvantages are eliminated by the comparator circuit with the detection of the transfer direction of the information according to the invention, characterized in that the first address bus is connected to the second terminal of the second comparator, the first data bus is connected to the first terminal of the first comparator. second comparator β β by first input of first switch, second address bus is connected to fourth terminal of second comparator and second terminal of fourth comparator, second data bus is connected to second terminal of first comparator and first terminal of third comparator, second control bus is connected to third terminal of second the third address bus is connected to the fourth terminal of the fourth comparator, the third detector bus is connected to the second terminal of the third comparator, the third control bus is connected to the third terminal The fourth terminal of the first comparator is connected to the first input of the first summation gate and the second terminal of the state decoder, the sixth terminal of the second compressor is connected to the second input of the first summation gate and the first terminal of the state decoder. connected to the first input of the second summation hredle e with the third terminal of the state decoder, the sixth terminal of the fourth comparator is connected to the second input of the second summation gate and the fourth terminal of the state decoder, the output of the first switch is connected the seventh state decoder terminal, wherein the fifth state decoder terminal is coupled to the emitter input of the first switch and the emitter input of the second switch, the output of the first summing gate is coupled to the third terminal of the sync the fifth terminal of the first microprocessor is coupled to the first input of the second switch, and the eighth terminal of the second microprocessor is coupled to the second input of the second switch, and the eightth terminal of the fourth microprocessor is connected to the first input of the second switch; the second microprocessor is coupled to the eighth terminal of the second comparator and to the seventh terminal of the fourth comparator and the sixth terminal of the synchronizer to the eightth terminal of the state decoder.

Výhodou uvedeného zapojení je schopnost na základě údajů z jednotlivých komparétorů určit mikropočítačový podsystém bez poruchy a z jeho řídicí sběrnice e z jeho mikroprocesoru sejmout do stavového dekodéru kód řízení probíhající operece ne komunikační sběrnici.The advantage of this connection is the ability to determine the faultless microcomputer subsystem based on the data from each comparator and to remove the control code of the operation in progress from the microprocessor from its microprocessor to its status decoder.

Ne základě těchto údajů lze potom jednoznačně určit moduly s poruchou, tj. mikroprocesor, paměť programu, paměť dat, vnější zařízení nebo komperétor za předpokladu, že počet funkčních a komparačních modulů 8 poruchou nepřesáhne hodnotu t. Jestliže pravděpodobnost výskytu většího počtu poruch v systému je zanedbatelné, pek je systém sekvenčně diagnostikové3 telný pro t poruch. Protože pravděpodobnost výskytu poruchy v jednotlivých funkčních modulech není stejné, je realistické předpokládat v jednom mikropočítačovém podsystému výskyt maximálně jedné poruchy, zatímco v rámci systému se předpokládá výskyt maximálně t poruch. Potom lze provádět diagnostiku v jednom kroku bez mezioprevy modulů s poruchou. Naopak jestliže je zajištěna zvýěené spolehlivost některých podsystémů je možné předpokládat, že se mohou poruchy vyskytnout současně maximálně v t^ podsystémech, přičemž porucha může nastat současně ve věech funkčních modulech n_F v podsystému. V ideálním případě je možné sekvenčně lokalizovat až t = t_M x n_F poruch.On the basis of these data, it is then possible to clearly identify the fault modules, ie the microprocessor, program memory, data memory, external device or compressor, provided that the number of functional and comparator modules 8 does not exceed the fault value t. negligible, the system is sequentially diagnostic3 for three failures. Since the probability of a failure occurring in each function module is not the same, it is realistic to assume a maximum of one failure in a single microcomputer subsystem, while a maximum of t failures is assumed within the system. Thereafter, diagnostics can be performed in one step without intermediate pre-treatment of the failing modules. Conversely, if reliability is ensured oximes certain subsystems can be assumed that the failure may occur simultaneously max vt ^ subsystems, whereby malfunction can occur simultaneously in věech function modules _F n subsystem. Ideally, up to t = t _M xn _F faults can be sequentially localized.

Na přiloženém výkresu je uvedený příklad komparačního zapojení s detekcí směru přenosu informace podle vynélezu, kde je zajištěna diegnostikovatelnost pro t = 1 s rovnoměrným rozložením poruch respektive pro t = 4 s nerovnoměrným rozložením poruch. První synchronizační sběrnice 1 je spojena s první svorkou ΙβΟ prvního mikroprocesoru 1 3. s první svorkou 140 první zapisovetelné paměti 14, s první svorkou 150 první permanentní paměti 15, s první svorkou 160 prvního vnějšího zařízení 16 a se čtvrtou svorkou 264 synchron!zétoru 26. První adresní sběrnice 2 je spojena s druhou svorkou 131 prvního mikroprocesoru 13, s druhou svorkou 141 první zapisovetelné paměti 14, s druhou svorkou 151 první permanentní paměti 15, 8 druhou svorkou 161 prvního vnějěího zařízení 16 a s druhou svorkou 181 druhého komperétoru 18. První datové sběrnice 3 je spojens se třetí svorkou 132 prvního mikroprocesoru 13, se třetí svorkou 142 první zeplsovatelné paměti 14. se třetí svorkou 152 první permanentní paměti 15, se třetí svorkou 162 prvního vnějSího zařízení 16 a s první svorkou 170 prvního komparétoru 12· První řídicí sběrnice 4 je spojena ae čtvrtou svorkou 133 prvního mikroprocesoru 13. se čtvrtou svorkou 143 první zeplsovatelné paměti 14, se čtvrtou svorkou 153 první permanentní paměti 15, se Čtvrtou svorkou 163 prvního vnějSího zařízeni 16. s první svorkou 180 druhého koopsrótoru 18 a a prvním vstupem 230 prvního přepínače £3.The attached drawing shows an example of a comparative circuit with detection of direction of information transmission according to the invention, where diegnosticability is ensured for t = 1 with uniform fault distribution or for t = 4 with non-uniform fault distribution. The first synchronization bus 1 is connected to the first terminal ΙβΟ of the first microprocessor 13, the first terminal 140 of the first writable memory 14, the first terminal 150 of the first non-volatile memory 15, the first terminal 160 of the first external device 16 and the fourth terminal 264 of the synchronizer 26. The first address bus 2 is coupled to the second terminal 131 of the first microprocessor 13, the second terminal 141 of the first writable memory 14, the second terminal 151 of the first non-volatile memory 15, 8 to the second terminal 161 of the first external device 16 and the second terminal 181 to the second compressor 18. the data bus 3 is connected to the third terminal 132 of the first microprocessor 13, the third terminal 142 of the first rewritable memory 14, the third terminal 152 of the first permanent memory 15, the third terminal 162 of the first external device 16 and the first terminal 170 of the first comparator 12. 4 is connected to the fourth terminal 133 of the first mic the fourth terminal 143 of the first readable memory 14, the fourth terminal 153 of the first non-volatile memory 15, the fourth terminal 163 of the first external device 16, the first terminal 180 of the second co-promoter 18, and the first input 230 of the first switch.

Druhá synchronizační sběrnice 5 je spojena s druhou svorkou 262 synchronlzátoru 26, se čtvrtou svorkou 274 druhého mikroprocesoru 27. se čtyrtou svorkou 283 druhé zapisovetelné paměti 28. se čtvrtou svorkou 293 druhé permanentní paměti 29 a se čtvrtou svorkou 303 druhého vnějěího zařízení 3fi: Druhé adresní sběrnice 6 je spojena se čtvrtou svorkou 183 druhého komparétoru 18. se třetí svorkou 273 druhého mikroprocesoru 27. sé třetí svorkou 282 druhé zeplsovatelné paměti 28, se třetí svorkou 292 druhé permanentní paměti 29. se třetí svorkou 302 druhého vnějSího zařízení 30 a s druhou svorkou 221 čtvrtého komparétoru 22. Druhé detové sběrnice 2 j* spojena s první svorkou 210 třetího komparétoru 21. s druhou svorkou 272 druhého mikroprocesoru 27. s druhou svorkou 281 druhé zeplsovatelné paměti 28. s druhou svorkou 291 druhé permanentní paměti 29 a s druhou svorkou 301 druhého vnějSího zařízení 30. Druhé řídicí sběrnice 8 je spojena s první svorkou 220 čtvrtého komparétoru 22. ^s první svorkou 271 druhého mikroprocesoru 22, s první svorkou 280 druhé zapisovetelné perněti 28. ⁸ první svorkou 290 druhé permanentní paměti 29 a s první svorkou 300 druhého vnějSího zařízení 30.The second synchronization bus 5 is connected to the second terminal 262 of the synchronizer 26, the fourth terminal 274 of the second microprocessor 27, the fourth terminal 283 of the second writable memory 28, the fourth terminal 293 of the second non-volatile memory 29 and the fourth terminal 303 of the second external device 3fi: the bus 6 is connected to the fourth terminal 183 of the second comparator 18, the third terminal 273 of the second microprocessor 27, the third terminal 282 of the second rewritable memory 28, the third terminal 292 of the second non-volatile memory 29, the third terminal 302 of the second external device 30 and the second terminal 221 connected to the first terminal 210 of the third comparator 21, the second terminal 272 of the second microprocessor 27, the second terminal 281 of the second writable memory 28, the second terminal 291 of the second permanent memory 29, and the second terminal 301 of the second external device 30. Second control header The line 8 is connected to the first terminal 220 of the fourth comparator 22 ^{, the} first terminal 271 of the second microprocessor 22, the first terminal 280 of the second recordable motherboard 28. ^{8 to the} first terminal 290 of the second non-volatile memory 29 and the first terminal 300 of the second external device 30.

Třetí synchronizační sběrnice 2 je spojena se čtvrtou svorkou 314 třetího aikroproceso ru 31, se čtvrtou svorkou 343 třetího vnějšího zařízení 31, se čtvrtou svorkou 323 třetí zeplsovatelné paměti 32. ⁸⁸ čtvrtou svorkou 333 třetí permanentní paměti 33 e s pátou svorkou 260 gyachronizátoru 26. Třetí adresní sběrnice 10 je spojena se čtvrtou svorkou 224 čtvrtého komparétoru 22, ⁸⁸ třetí svorkou 312 třetího mikroprocesoru 31, se třetí svorkou 322 třetí zeplsovatelné paměti 32, ⁸⁸ třetí svorkou 332 třetí permanentní paměti 33 a se třetí svorkou 342 třetího vnějSího zařízení 31·The third synchronization bus 2 is connected to the third terminal 314 of the third aicroprocessor 31, the fourth terminal 343 of the third external device 31, the fourth terminal 323 of the third extensible memory 32. ^{88 the} fourth terminal 333 of the third non-volatile memory. the bus 10 is connected to the fourth terminal 224 of the fourth comparator 22, ^{88 by the} third terminal 312 of the third microprocessor 31, the third terminal 322 of the third extensible memory 32, ^{88 the} third terminal 332 of the third non-volatile memory 33 and the third terminal 342 of the third external device 31;

Třetí detové sběrnice 11 je spojena s druhou svorkou 211 třetího komparétoru 21, druhou svorkou 311 třetího mikroprocesoru 31, ⁸ druhou svorkou 321 třetí zeplsovatelné paměti 33 a s druhou svorkou 341 třetího vnějSího zařízení 31· Třetí řídicí sběrnice 12 je spojena s první svorkou 310 třetího mikroprocesoru 31, ⁸ první svorkou 320 třetí zapisovetelné paměti 32, ⁸ první svorkou 330 třetí permanentní paměti 33. s první svorkou 340 třetího vnějěího zařízení 31, ⁸⁸ třetí svorkou 223 čtvrtého komparétoru 22 a s druhým vstupem 231 prvního přepínače 2j. čtvrté svorka 173 prvního komperétoru H je spojene s prvním vstupem 200 prvního součtového hradle 20 e s druhou svorkou 191 stavového dekodéru 12.The third detector bus 11 is connected to the second terminal 211 of the third comparator 21, the second terminal 311 of the third microprocessor 31, ^{8 to the} second terminal 321 of the third extensible memory 33 and the second terminal 341 of the third external device 31. 31, ^{8 through the} first terminal 320 of the third writable memory 32, ^{8 through the} first terminal 330 of the third non-volatile memory 33, with the first terminal 340 of the third external device 31, ^{88 through the} third terminal 223 of the fourth comparator 22 and with the second input 231 of the first switch. the fourth terminal 173 of the first compressor H is connected to the first input 200 of the first summation gate 20c with the second terminal 191 of the state decoder 12.

Šesté svorka 185 druhého komparétoru 18 je spojena s druhým vstupem 201 prvního součtového hradle 20 a a první svorkou 190 stavového dekodéru 12· čtvrté svorka 213 třetího komperétoru 21 je spojena s prvním vstupem 250 druhého součtového hradla 25 a se třetí svorkou 192 stavového dekodéru 12· šesté svorka 225 čtvrtého komperétoru 22 je spojena s druhým vstupem 251 druhého součtového hradle 25 e se čtvrtou svorkou 193 stavového dekodéru 12· Výstup 233 prvního přepínače 23 je spojen se Šestou svorkou 195 stavového dekodéru 12· Výstup 241 druhého přepínače 24 je spojen se sedmou svorkou 196 stavového dekodéru 12· Pátá svorke 194 stavového dekodéru 19 je spojena s adresním vstupem 232 prvního přepínače 23 a s adresním vstupem 240 druhého přepínače 24.The sixth terminal 185 of the second comparator 18 is connected to the second input 201 of the first summation gate 20 and to the first terminal 190 of the state decoder 12; the fourth terminal 213 of the third comparator 21 is connected to the first input 250 the terminal 225 of the fourth compressor 22 is connected to the second input 251 of the second summing gate 25 e to the fourth terminal 193 of the state decoder 12; the output 233 of the first switch 23 is connected to the sixth terminal 195 of the state decoder 12 The fifth terminal 194 of the status decoder 19 is coupled to the address input 232 of the first switch 23 and the address input 240 of the second switch 24.

Výstup 202 prvního součtového hradle 20 je spojen se třetí svorkou 263 synchronizétoru 26. Výstup 252 druhého součtového hradle 25 je spojen s první svorkou 261 synchronizétoru 26. Výstup 265 synchronizátoru 26 je spojen se synchronizačním vstupem 1 34 prvního mikroprocesoru 12, se synchronizačním vstupem 270 druhého m’kroprocesoru 27 e se synchronizačním vstupem 315 třetí mikroprocesoru 21· Pátá svorke 135 prvního mikroprocesoru 12 je spojena s prvním vstupem 242 druhého přepínače 24 a se sedmou svorkou 187 druhého komperétoru 18. Pété svorke 313 třetího mikroprocesoru 31 je spojena s druhým vstupem 243 druhého přepínače 24 e s osmou svorkou 228 čtvrtého komparétoru 22. Pété svorke 275 druhého mikroprocesoru 27 je spojene s osmou svorkou 188 druhého komperétoru 18 a se sedmou svorkou 227 druhého komperétoru 22. šestá svorke 266 synchronizátoru 26 je spojene s osmou svorkou 198 stavového dekodéru 19.The output 202 of the first summation gate 20 is connected to the third terminal 263 of the synchronizer 26. The output 252 of the second summation gate 25 is connected to the first terminal 261 of the synchronizer 26. The output 265 of the synchronizer 26 is connected to the synchronization input 13 of the first microprocessor The fifth terminal 135 of the first microprocessor 12 is connected to the first input 242 of the second switch 24 and the seventh terminal 187 of the second microprocessor 18. The fifth terminal 313 of the third microprocessor 31 is connected to the second input 243 of the second microprocessor. The fifth terminal 275 of the second microprocessor 27 is coupled to the eight terminal 188 of the second compressor 18 and the seventh terminal 227 of the second comparator 22. the sixth terminal 266 of the synchronizer 26 is coupled to the eight terminal 198 of the status decoder 19.

Kompareční zapojení se skládá ze tří shodných mikropočítačových podsystémů. V permanentních pamětech 12, 29. 33 jsou uložené testovací programy pro přísluSné podsystémy. Příklad je uveden pro asynchronní způsob mezimodulová komunikace na sběrnicích. Mikroprocesor vysílá signál ne výstupní synchronizační linku synchronizační sběrnice, a tím definuje platnost signálů vysílených ne ostatní linky sběrnice. Reakce adresovaného modulu se projeví signálem ne vstupní synchronizační lince synchronizační sběrnice. Testovací programy jsou spuštěny současně ve věech podsystémech e jejich průběh je synchronizován pomocí synchronizátoru 26. Ne čtvrté svorce 264. na páté svorce 260 a na druhá svorce 262 se snímají výstupní a vstupní synchronizační signály z testovaných podsystémů a případné absence některého signálu se hlásí ne ěesté svorce 266. Když se ukončí mezimodulová komunikace ve věech podsystémech, odblokují se z výstupu 265 synchronizační vstupy 124, 270 e 315. Vstupní synchronizační signály ze synchronizačních linek se vpustí do mikroprocesorů, v nichž odstartují generátory hodinových impulsů do tá doby zastavené. Stevy na sběrnicích podsystémů se komperují pomocí komperátorů 17. 18, 21 a 22. V případě neshody, kterou zjistí některý z komperátorů, ee generuje bu3 na výstupu 202 nebo na výstupu 252 aktivní signál a synchron!zátor 26 se zablokuje. Průběh testu se zastaví a hléěení z komperátorů se dekódují ve stevovám dekodéru 12· Zde se určí podsystém, který nevykazuje poruchu a ne pété svorce 194 stevováho dekodéru 19 se generuje logické nula nebo logické jednička. Podle toho se ne výstup 233 přepne bu3 první řídicí sběrnice 4 nebo třetí řídicí sběrnice 12.Comparative wiring consists of three identical microcomputer subsystems. Test programs for the respective subsystems are stored in the permanent memories 12, 29. 33. An example is given for the asynchronous way of inter-module communication on buses. The microprocessor sends a signal to the output sync line of the synchronization bus, thereby defining the validity of the signals transmitted to the other bus lines. The response of the addressed module results in a signal to the synchronization input line of the synchronization bus. The test programs are run simultaneously in all subsystems and their progress is synchronized by means of the synchronizer 26. Not at the fourth terminal 264. at the fifth terminal 260 and at the second terminal 262 the output and input synchronization signals are sensed from the tested subsystems. When inter-module communication is terminated in all subsystems, the synchronization inputs 124, 270, and 315 are unlocked from the output 265. The input synchronization signals from the synchronization lines are input to the microprocessors, where the pulse generators are started until then stopped. In the case of a mismatch detected by one of the compressors, either the output 202 or the output 252 generates an active signal and the synchronizer 26 is blocked. The test run is stopped and the buffers from the compressors are decoded in the decoder 12. Here, the subsystem that is not failing is determined and not the fifth terminal 194 of the decoder 19 generates a logic zero or a logic one. Accordingly, no output 233 switches either the first control bus 4 or the third control bus 12.

Podle signálu na pátá svorce 194 se rovněž přepne ne výstup 241 bu3 pátá svorke 135 prvního mikroprocesoru 13 nebo pété svorka 313 třetího mikroprocesoru 31.Depending on the signal at the fifth terminal 194, the output 241 of either the fifth terminal 135 of the first microprocessor 13 or the fifth terminal 313 of the third microprocessor 31 is also switched.

Ne těchto svorkách se objeví aktivní signál, když probíhá fáze fetch. Tyto údaje jdou rovněž do stavového dekodéru 19 přes svorky 195 a 196. Komparétory 17. 18 se testují z podsystému a mikroprocesorem 21, komparétory 21. 22 ee testují z prvního podsystému, e to ve stavu spojení odpovídejících sběrnic ektivními signály na třetí svorce 172 (spojení svorek 17.0.. 171). na pété svorce 184 (spojení svorek 180. 182 a 181. 183). na třetí svorce 212 (spojení svorek 21fl, žil) ^{6 na} Pété svorce 222 (spojení svorek 220, 223 a 221. 224). Realizace úplného testu komperátorů se zajistí pomocí aktivních signálů na svorkách 174. 186.No active signal will appear on these terminals when the fetch phase is in progress. These data also go to the status decoder 19 via terminals 195 and 196. The comparators 17, 18 are tested from the subsystem and the microprocessor 21, the comparators 21, 22 ee are tested from the first subsystem, in the state of the corresponding buses by the ective signals at the third terminal 172 ( terminal connections 17.0 .. 171). on the fifth terminal 184 (connection of terminals 180, 182 and 181, 183). on the third terminal 212 (connection of terminals 21fl, cores) ^{6 on the} five terminal 222 (connection of terminals 220, 223 and 221. 224). The complete test of the compressors is carried out by means of active signals at terminals 174. 186.

214 a 226, kde se nastaví inverzní spojení e komparétory se testují na falešné hláěení shody.214 and 226, where inverse connections are set and the comparators are tested for false compliance reports.

Výsledky testů, posílá testující podsystém do stavového dekodéru 19 například prostřednictvím komunikační sběrnice (není zakresleno). Na výstupu 197 se v kódu 1 z n objeví hlášení o funkčním nebo komparačním modulu s poruchou. Po provedení opravy se aplikuje soubor testů znovu atd.The test results are sent by the test subsystem to the status decoder 19, for example, via a communication bus (not plotted). Output 197 displays a fault or malfunction module in code 1 of n. After the repair, the test file is applied again, etc.

Uvedený systém lze z hlediska diagnostiky znázornit obecným grafovým modelem G (Up, U^, Uq, C, D, T), kde Up je množina uzlů odpovídajících jednotlivým funkčním modulům ^UiF (mikroprocesory, pamětí, vnější zařízení), Ug jemnožine uzlů odpovídajících jednotlivým komperátorům u^g, Uy je množina uzlů odpovídajících jednotlivým podsystémům u^ (makromolekuly), které sestávají z modulů u^p, C je množina hran —»|C| reprezentující komparaci dvojice modulů u^p, u^p respektive u^, Uj_M realizovanou komparétoremD je množina hran —d. .. reprezentující obousměrnou komunikaci mezi moduly u^p, u_jp a T je množina hran —»t£ reprezentujících test modulu u_iP nebo u_iC nebo u^_M makromodulem Uj_M. V modelu se uvažují pouze poruchy trvalého charakteru. Ke každé hraně cí d. nebo t? se připiv ή ¹» J ¹)Uv ¹ suje váha nebo wj, která mé binární hodnotu 0 nebo I. Váha má hodnotu 0, když v průběhu komparace nebyle detekované neshoda, v opačném případě má hodnotu 1. Váha j má hodnotu 0, když směr komunikace na sběrnici je od modulu u^p k modulu u^p, v opačném případě má hodnotu 1. Váha má hodnotu 0, když test nedetekoval poruchu, v opačném případě mé hodnotu 1. Kombinace hodnot jednotlivých vah se dekódují ve stavovém dekodéru, který se spolu s komunikačními cestami a se synchronizétorem považuje za tvrdé jádro.In terms of diagnostics, this system can be represented by the general graph model G (Up, U ^, Uq, C, D, T), where Up is a set of nodes corresponding to individual functional modules ^U iF (microprocessors, memories, external devices). for each compiler u ^ g, Uy is a set of nodes corresponding to individual subsystems u ^ (macromolecules), which consist of modules u ^ p, C is a set of edges - »| C | representing the comparison of the pair of modules u ^ p, u ^ p and u ^, Uj _M realized by the comparator D is the set of edges —d. .. representing bi-directional communication between the modules u ^ p u_jp and T is the set of edges - »£ t representing test module _ip or _iC ^ _M or _M makromodulem Uj. Only permanent defects are considered in the model. To each edge d or t? contributes to ή ¹ »J ¹⁾ Uv ¹ suje weight or wj which my binary value 0 or I. The balance is 0 when the comparison was not detected during a disagreement, otherwise it has a value of 1. The scale j = 0 when the direction of communication on the bus is from module u ^ p to module u ^ p, otherwise it has a value of 1. The scale has a value of 0 when the test did not detect a fault, otherwise it has a value of 1. Combinations of individual weights are decoded in a status decoder. together with the communication paths and the synchronizer is considered a hard core.

Pokud je realizující modul s poruchou, potom hodnota váhy respektive Wj, není definovaná x (0,1). ·If the implementing module is faulty, then the weight value or Wj, respectively, is not defined by x (0.1). ·

Zapojení, které je předmětem vynálezu, znázorníme následujícím diagnostickým grafem:The circuit according to the invention is illustrated by the following diagnostic graph:

Claims

Meaning of individual nodes: u _1F - first non-volatile memory 15. u ₂ p - first writable memory 14. u ^ p - first microprocessor 1 3. u ^ p - first external device 16, u ^ p - second microprocessor 22, u ₆ p - a second non-volatile memory 25, u? p - a second writable memory 28,

Ugp - the second external device JO, u ^ p - third microprocessor Ji, ₁₀ with P - third nonvolatile memory JJ, Uj, p - third writable memory 32. u ^ y - the third external device Ji Ujj - a second 'comparator 18th u _14C - first comparator 11, u, ^ _c - third comparator 21. u _1gc - fourth comparator 22, u, yjj - first microcomputer subsystem, u _18M - second microcomputer subsystem, ^U 19M microcomputer subsystem.

We will compile a table of individual syndromes, whose components are weights in the graph. The right column shows the diagnosis made by the status decoder 19 assuming that no failure occurs during the entire set of tests.

"13 * 3,5 * 5 ^ 9 * 17, go) „15 * 18.19 '19 * 14 '19 *13 „17 * 16 „17 * 15 Disorder 0 0 0 0 0 0 0 0 0 0 0 X 0 0 0 1 ^U 15C 0 0 0 1 X X 0 0 ^U 19M 0 1 0 X X X 0 0 ^U 9F 0 0 X 0 1 0 0 0 ^U 14C 0 0 1 0 0 0 X X ^U 17M 1 0 X 0 0 0 X X ^U 3F 0 0 1 1 0 0 0 0 ^U 18M X 0 0 0 0 1 0 0 ^U 1 3C 1 1 1 1 0 0 0 0 «5F 0 X 0 0 0 0 1 0 ^U 16C ^U 17M , ^U 18M * 3.1 * 3,2 * 3,4 Disorder * 5.6 * 5.7 * 5.8 Disorder 0 0 0 ^U 3F 0 0 0 «5Ρ 1 0 0 ^U 1F 1 0 0 ^U 6F 0 1 0 ^U 2F 0 1 0 ”7F 0 0 1 ^U 4F 0 0 1 %F

19M * ^U ⁹ ^'10 . * 9.11 * 9.12 Disorder 0 0 0 ^U 9F 1 0 0 ^u 10F 0 1 0 ^U 11F 0 0 1 ^U 12F Based on unequal failure probability values in the individual modules In some cases it is possible to make an assumption that the microcomputer subsystem can

a maximum of one fault may occur, while a maximum of three faults may occur throughout the system. When comparing 2.t + 1 identical subsystems using ₂ , ^, (. 2 ^, 11. Ι + .. ,, η} comparators each with two comparators for comparing each subsystem with other subsystems and at testing each of the compressors from the subsystems, For each detection of a mismatch between subsystems, the syndrome is compared to already recorded syndromes with the new syndrome and the bus direction information is stored in the status decoder block 12, which is in this case If a longer Sas is available to perform the diagnostics, we can simplify the evaluation algorithm at the expense of repairing the module with the failure at the first detection of the failure. test each comparator from a subsystem that is not after comparing In addition, there is no need to assume an unequal distribution of faults in the system. The length can be extended to several multi-processor subsystems. In addition, when a fault is detected, bus-occupancy signals from individual micro-r processors that are co-operating in the same co-raptors as the fetch-signals are sensed from the faultless subsystem via the second switch 24. A combination of these signals determines the microprocessor that controls the communication on the subsystem bus when a fault is detected. Then, the edge d ^ represents direct or mediated bidirectional communication between the modules at _iF and ^. Weight assigned to the edge where u, _F , Ugp are microprocessors connected to the same bus, my value 0 if the bus is controlled by the microprocessor u ^ y and the value 1 if the bus is controlled by the Ujy microprocessor

The number of localizable faults in a given connection will increase if we can ensure the normal character of some microcomputer subsystems. It can then be assumed that the probability of a failure occurring is many times less in different subsystems than within a non-normal subsystem. The concept of diagnostics for t faults will be extended to the level of functional modules so that all functional modules with a fault are gradually identified within the subsystem (macromodule), which also includes the case of a fault in all functional modules in the subsystem. Thus, it is possible to sequentially locate up to t = ty χ n faults, where n _p is the number of functional modules in the macromodule. ty is the maximum number of macromodules in which faults can occur and we define the sequence diagnostics of the system for t faults with the distribution ty / t _c , where ΐθ is the maximum number of comparison modules u ^ q,