CS230839B1

CS230839B1 - Connexion for pulse generator with successively increasing frequency

Info

Publication number: CS230839B1
Application number: CS826065A
Authority: CS
Inventors: Karel Hladil; Tomas Papirek
Original assignee: Karel Hladil; Tomas Papirek
Priority date: 1982-08-19
Filing date: 1982-08-19
Publication date: 1984-08-13
Also published as: CS606582A1

Abstract

Vynález se týká zapojení generátoru pulsního signálu, který po zapnutí zvýší kmitočet 2'krát s kvadratickým průběhem. Podstatou vynálezu je propojení osmibitového binárního čítače s multiplexerem řízeným tříbitovým čítačem, jehož hodinový vstup je propojen přes součinové hradlo s výstupem multiplexeru. Zapojení je určeno pro nastavování stavu čítače, který ovládá digitálně analogový převodník.The invention relates to a pulse generator wiring signal that increases frequency when switched on 2'times with quadratic waveform. The subject of the invention is the interconnection of the eight-bit binary counter with multiplexer controlled by a three-bit counter whose hourly the input is connected via a product gate with the multiplexer output. The wiring is for setting the status a counter that controls digitally analogue converter.

Description

Vynález se týká zapojení generátoru pulsního signálu a velkou změnou kmitočtu generátoru s kvadratickým průběhem.The invention relates to the connection of a pulse signal generator and a large variation of the generator frequency with a quadratic waveform.

V zařízeních pro číslicovou a automatizační techniku se vyskytuje potřeba nastavovat pomocí jednoho ovládacího prvku stav binárního čítače, jehož výstupy jsou například připojeny na vstupy digitálně analogového převodníku. Pokud má čítač více než Btyři bity, což je ěestnáct kombinací, je velmi problematické ruční nastavení při zachováni vhodného času na změnu přes celý rozsah čítače a při možnosti nastavit jednoznačně jeden krok čítače pokud se přivádí na vstup čítače signál o konstantním kmitočtu.In systems for digital and automation technology, there is a need to set the status of a binary counter with one control, the outputs of which, for example, are connected to inputs of a digital-to-analog converter. If the counter has more than 4 bits, which is sixteen combinations, manual adjustment is very problematic while maintaining a suitable time to change across the entire range of the counter and the ability to uniquely set one counter step if a constant frequency signal is applied to the counter input.

Tyto dosavadní nevýhody odstraňuje zapojení pulsního generátoru s postupně narůstají· cím kmitočtem sestávající z astabilního klopného obvodu, předřadnáho děliče, dvou binárních čítačů, multiplexeru, nulovacího obvodu, obvodu tlačítka a tří součinových hsadel, jehož podstatou je, že výstup astabilního klopného obvodu je spojen se vstupem předřadnáho děliče, jehož výstup je spojen se vstupem osmibitového binárního čítače, jehož výstupy jsou propojeny se vstupy multiplexeru, jehož adresová vstupyjjsou spojeny jednak ae třemi vstupy třetího hradla a jednak s výstupy čítače, který má hodinový vstup připojen na výatuphradla a druhý vstup je připojen na výstup nulovacího obvodu, jehož vstup je spojen s výstupem obvodu tlačítka a zároveň s prvním vstupem prvního hradla a druhým vstupem druhého hradla, jehož první vstup je spojen s výstupem multiplexeru a zároveň s druhým vstupem prvního hradla, jehož třetí vstup je spojen s Výstupem třetího hradla.These previous disadvantages are eliminated by a pulse generator with a gradually increasing frequency consisting of an astable flip-flop, a ballast, two binary counters, a multiplexer, a reset circuit, a pushbutton circuit, and three product rammers, which is based on the output of the astable flip-flop. input of a ballast divider, the output of which is connected to the input of an 8-bit binary counter, whose outputs are connected to the inputs of the multiplexer, whose address inputs are connected to three inputs of the third gate and to the outputs of the counter to the output of the reset circuit, the input of which is connected to the output of the button circuit and the first input of the first gate and the second input of the second gate, the first input of which is connected to the multiplexer output and the second input of the first gate The third input coupled to the output of the third gate.

Hlavní předností zapojení dle vynálezu je změna kmitočtu generátoru podle kvadratického průběhu.The main advantage of the connection according to the invention is the change of the generator frequency according to the quadratic waveform.

Vynález blíže objasní přiložený výkres, na kterém je na obrázku základní zapojení.BRIEF DESCRIPTION OF THE DRAWINGS The invention is illustrated in greater detail in the accompanying drawing, in which: FIG.

Zapojení tvoří astabilní klopný obvod 1, jehož výstup je spojen se vstupem předřadnáho děliče 2, jeho výstup je připojen se vstupem osmibitového binárního čítače 4, který má osm výstupů Q0 až Q7_t váhově nejvyěší bit SI j® spojen s váhově nejnižším bitem vstupu DO, postupně až váhově nejnižší bit je spojen s váhoVě nejvyšším bitem vstupu D7 multiplexeru 2, jehož výstup je propojen s druhým vstupem prvního hradla 8 a současně s prvním vstupem druhého hradla 2, přičemž první vstup prvního hradla 8 je spojen s výstupem tlačítka H a je současně připojen na druhý vstup druhého hrgdla 2 ® vstup nulovacího obvodu 2, jehož výstup je spojen s druhým vstupem na vstup R binárního čítače 6, přičemž výstup prvního hradla 8 je spojen s hodinovým vstupem 61 čítače 6, jehož výstup ZO je spojen s adresovým vstupem A, výstup Z1 je spojen s adresovým vstupem B, výstup Z2 je spojen s adresovým vstupem C multiplexeru 2, rovněž výstupy ZO, Z1. Z2 čítače 6 jsou spojeny se vstupy třetího hradla 10, jehož výstup je připojen na vstup prvního hradla 8 a výstup druhého hradla 10 je připojen na výstupní svorku 12. >The circuit is formed by an astable flip-flop 1, the output of which is connected to the input of the ballast divider 2, the output of which is connected to the input of an 8-bit binary counter 4 having eight outputs Q0 to Q7 _t . successively to the lowest bit is connected to your highest bit of input D7 of the multiplexer 2, the output of which is connected to the second input of the first gate 8 and simultaneously to the first input of the second gate 2, the first input of the first gate 8 is connected to the output connected to the second input of the second hrgdla 2 ® input of the reset circuit 2, the output of which is connected to the second input to the input R of the binary counter 6, the output of the first gate 8 is connected to the clock input 61 of the counter 6 whose output Z0 is connected to the address input A , output Z1 is connected to address input B, output Z2 is connected to address input C multiple xer 2, also outputs ZO, Z1. The Z2 counters 6 are connected to the inputs of the third gate 10, the output of which is connected to the input of the first gate 8 and the output of the second gate 10 is connected to the output terminal 12.>

Zapojení pracuje za provozu takto:The wiring works as follows:

Astabilní klopný obvod i generuje na výstup signál, který je přivedený na vstup předřadného děliče 2, na jeho výstupu je pulsní signál přicházející na vstup osmibitového binárního čítače 4· ^Na výstupu QO je signál o kmitočtu fQ, na výstupu Q1 je signál o kmitočtu fQ/2 a postupně až na výstupu Q7 je signál o kmitočtu fQ/2^. Výstup QO až Q7 čítače 4 jsou spojeny se vstupem £2 až DO multiplexeru 2 ⁸ to tak, že na vstupu DO je signál o kmitočtu f0/2^, na vstupu Dl je signál o kmitočtu f_Q/2® a postupně až na vstupu D7 je signál o kmitočtu f_Q. Obvod tlačítka 11 vytvoří po stisku tlačítka 11 na výstupu signál o úrovni logické jedničky.Astable flip-flop and generates an output signal that is applied to the input of a pre-splitter 2, its output pulse signal coming to the input of eight bit binary counter 4 · ^The output QO is a signal of frequency fQ, the output Q1 is a signal of frequency fQ / 2 and gradually up to output Q7 is a signal of frequency fQ / 2 ^. The outputs Q0 to Q7 of the counter 4 are connected to the input 64 to the multiplexer ²⁸ so that the input DO is a frequency signal f0 / 2 ^, the input D1 is a frequency signal f _Q / 2® and gradually at the input D7 is a frequency signal f _Q. The circuit of the button 11 produces a logic 1 level signal when the button 11 is pressed.

Tento signál je přiveden a vstup nulovacího obvodu 2» který vytvoří nulovací impuls na svém výstupu při změně signálu na vstupu z úrovně logické nuly na úroveň logické jedničky. Tento nulovací impuls přes druhý vstup 62 čítače 6 vynuluje čítač 6. Tím na výstupech ZO až Z2 čítače 6 se nastaví logické nuly a multiplexer 5 se nastaví na přenos ' *7 signálu o kmitočtu f₀/2' ze vstupu DO na jeho výstup. Signál o úrovni logické jedničky a výstupu obvodu tlačítka 11 umožňuje rovněž přenos pulsního signálu z výstupu multiplexeru 5 P'^es druhé hradlo 2 na výstupní svorku 12 a přenos přes první hradle 8 pulsního signálu z výstupu multiplexeru 2 ^na hodinový vstup 61 čítače. Po příchodu každého impulsu na hodinový vstup 61 čítače 6 se změní stav výstupů ZO až Z2 a tím se změní přenos multiplexeru í. To znamená, že na výstupu multiplexeru 5 se vždy po jedné periodě výstupního signálu změní jeho kmitočet na polovinu, až do stavu, kdy. na adresových vstupech A, B, C budou logické jedničky. V tom okamžiku se prostřednictvím prvního a třetího hradla 8 a 10 zablokuje další příchod impulsů na hodinový vstup 61 čítače 6 a na jeho výstupech ZO až Z2 zůstane zachována úroveň logických jedniček a tím je multiplexer 2 nastaven na přenos signálu o kmitočtu £θ ze vstupu D7 na výstup. Pokud je na výstupu obvodu tlačítka 11 úroveň logické nuly, je na výstupní svorce 12 přes druhé hradlo 2 nastavena úroveň logická nuly.This signal is applied to the input of the reset circuit 2, which generates a reset pulse at its output when the input signal changes from a logic zero level to a logic one level. This reset pulse via the second input 62 of the counter 6 resets the counter 6. This sets logic zeros at the outputs Z0 to Z2 of the counter 6 and the multiplexer 5 is set to transmit the signal * ₀ from the input DO to its output. The level 1 signal and the circuit output of the pushbutton 11 also allow the pulse signal from the multiplexer output 5P 'to be transmitted through the second gate 2 to the output terminal 12 and the first pulse signal gate 8 from the multiplexer output 2 ^{to the} clock input 61. Upon arrival of each pulse on the clock input 61 of the counter 6, the status of the outputs Z0 to Z2 changes and thus the multiplexer transmission 1 is changed. That is, at the output of the multiplexer 5, the frequency of the output signal is changed by one half each time, until the state is reached. address inputs A, B, C will be logical ones. At this point, the first and third gates 8 and 10 block the further impulses to the clock input 61 of the counter 6 and maintain its logic ones at its outputs Z0 to Z2, thereby setting the multiplexer 2 to transmit a signal of frequency θ from D7. to the output. If the logic zero level is output at the pushbutton circuit 11, the logic zero level is set at the output terminal 12 via the second gate 2.

Hlavní využití tohoto zapojení je v obvodech, kde je potřeba nastavit stav binárního čítače, jehož výstupy ovládají digitálně analogový převodník pro řízení jakýchkoliv veličin.The main use of this circuit is in circuits where it is necessary to set the status of a binary counter, whose outputs control a digital to analog converter for controlling any quantities.

Claims

SUBJECT OF THE INVENTION

A sequentially increasing pulse generator circuit consisting of an astebile flip-flop, ballast, two binary counters, multiplexer, zero circuit, pushbutton circuit and three product gates, characterized in that the output of the astable flip-flop (1) is connected to the input of a ballast ( 2), whose output is connected to the input of an 8-bit binary counter (4), whose outputs (Q0 to Q7) are connected to inputs (D7 to DO) of the multiplexer ¢ 5), whose address inputs (A, B, C) are connected with three inputs of the third gate (10) and outputs (Z0 to Z2) of the counter (6) having a clock input (61) connected to the gate output (8) and a second input (62) connected to the output of the reset circuit (7) ), The input of which is coupled to the output of the pushbutton circuit (11) and the first input of the first gate (8) and the second input of the second gate (9), the first input of which is connected to the multiplex output eru (5) and at the same time as the second input of the first gate (8), the third input of which is connected to the output of the third gate (10).