CS230300B1 - Digital frequency stabilizing circuitry - Google Patents

Description

ČESKOSLOVENSKÁ SOCIALISTICKÁ REPUBLIKA (13) POPIS VYNALEZU K AUTORSKÉMU OSVBČWIU 230300 (11) (Bl) (51) Int. Cl.3 H 03 L 7/14 (22) Přihlášené 25 04 83(21) (PV 2927-83) a «Mm (40) Zverejnené 25 11 83 (45) Vydané 15 10 86 f75)

Áuitor vynálezu FUCHS PETER, PREŠOV, KUDJÁK VLADIMÍR ing. CSc., BRATISLAVA (54) Zapojenie obvodu číslicovéj stabilizácie frekvencie 1

Vynález sa týká z&pojenia obvodu číslí-covej stabilizácie frekvencie.

Doterajšie zapojenie pre číslicovú stabi-lizáciu frekvencie pracuje tak, že binárněčíslo z čítača je přivedené na vstupy A čís-licového komparátora a na vstupy paměťo-vého obvodu. Výstupy z pamaťového obvo-du sú přivedené na vstupy B číslicovéhokomparátora. V případe zapnuté] stabilizá-cie frekvencie sa zapam&tané číslo „B“ po-rovnává s m&niacim sa číslom „A“ a na pří-slušných výstupoch číslicového kompará-tora sa objavujú logické signály s úrovňouH podlá okamžité] velkosti porovnávanýchčísel. Pre vlastnú reguláciu sa však výstu-py z číslicového komparátora nedajú využitpriamo, ale musia byť doplněné přepínanoulogikou, ktorá zaisťuje správný směr poso-benia regulačného napatia. Z přepínače] lo-giky sa vedu signály na spínacie tranzisto-ry, ktoré zaisťujú zvačšenie, resp. zmenše-me regulačného napatia na výstupe in-tegračného obvodu.

Rozsah záběru obvodu číslicové] stabili-zácie frekvencie je obmedzený počtom po-rovnávaných bitov číslicového komparáto-ra, zároveň je t&nto rozsah prepínacou logi-kou obmedzený na polovičnú hodnotu, při-tom nie konštantný prírastok výstupného na-patia na výstupe integračného obvodu, po- a čas jedného porovnávaného cyklu neumož-ňuje optimálně nastavenle regulačnej sluč-ky, a tým znižuje je] rýchlosť.

Uvedené nedostatky odstraňuje zapojenieobvodu číslic ověj stabilizácie frekvencie,ktoré pozostáva z generátore riadiacich sig-nálov, na ktorý je připojený frekvenčný nor-mál, pričom generátor riadiacich signálovje ďalej napojený na vstup hradlovaciého aprepínacieho obvodu, na vstup prednasta-viteíného vrátného čítača, na vstup pamá-ťového obvodu, na vstup vyhodnocovanéhoobvodu a na vstup integračného obvodu pó-dia vynálezu, ktorého podstata je v tom, ževýstupy hradlovaciého a prepínacieho ob-vodu sú připojené na příslušné vstupy pred-nastavitelného vrátného čítača, ktorého vý-stupy sú připojené na vstupy pamaťovéhoobvodu, pričom výstupy pamaťového obvo-du sú připojené na prednastavovacie vstu-py prednastaviteíného vrátného čítača, zá-roveň výstupy prednastaviteíného vrátnehoičítača sú připojené na vstupy vyhodnoco-vaného obvodu, pričom výstupy vyhodno-covaného obvodu sú připojené na vstupyobvodu prúdových zdrojov a výstupy obvo-du prúdových zdrojov sú připojené na vstupintegračného obvodu. Výhodou použitia prednastaviteíného vrát-ného čítača je odstránenie potřeby číslico- 230300 230300 3 vého komparátora a prepínacej logiky, týmje zařiadenie jednoduchšie, ekonomicky vý-hodnejšie, rozšíri sa rozsah záboru obvodučíslicovej stabilizácie frekvencie. Je možnéjednoducho rozšiřovat počet sledovanýchbitov binárneho čísla, a tým odstrániť mož-nost přeskoku regulačně] slučky do inéhostabilného stavu. Použitím prúdových zdro-jov je dosiahnutý konštantný prírastok re-gulačného napátia na výstupe integračnéhoobvodu počas jedného porovnávacieho cyk-lu, a tým sa umožnilo optimálně nastavenieregulačnej slučky, ktoré je] umožňuje dosa-hoyať maximálnu rýchlosť bez rizika, abysa stala nestabilnou.·

Na přiložených výkresoch je znázorněnéna obr. 1 zapojenie obvodov číslicovej sta-bilizácie frekvencie, na obr. 2 je znázorně-ný příklad priebehov riadiacich signálov ana obr. 3 je znázorněné jedno z možných•konkrétných' zapojení podfa vynálezu.

Zapojenie obvodov číslicovej stabilizáciefrekvencie na obr. 1 pozostáva z generáto-ra 3 riadiacich signálov, na ktorý je připo-jený frekvěnčný normál 2, generátor ria-diacich signálov 3 je ďalej napojený na vstupprednastavitefného vrátného čítača 12, na..vstup pamáťového. obvodu 13, na vstup vy-hodnocovacieho obvodu 14 a na vstup in-tegračného obvodu 16. Obvod 1 číslicovejstabilizácie frekvencie pozostáva z hradlo-vacieho a prepínaciebo· obvodu 11 připoje-ného na příslušné vstupy prednastavitelné-ho vrátného čítača 12, kterého výstupy súpřipojené na vstupy pamáťového obvodu 13,pričoun výstupy pamáťového obvodu 13 súpřipojené na prednastavovacie vstupy pred- nastavitelného vrátného čítača 12, zároveňvýstupy prednastavitefného vrátného číta-ča 12 sú připojené na vstupy vyhodnocova-cieho. obvodu 14, pričo-m výstupy vyhodno-covacieho obvodu 14 sú připojené na vstu-py prúdových zdrojov 13 a výstupy obvo-du prúdových zdrojov 13 sú připojené navstup integračného obvodu 16. V režime otvorenej regulačnej slučky jena výstupe integračného obvodu 16 kon-stantně regulačně napátie Ureg. Signál zostabilizovaného oscilátora íosc s potřebnouamplitudou prechádza počas hradlovaciehoimpulzu cez hradlovací a přepínací obvod11 na vstup vpřed prednastavitefného vrát-ného čítača 12, ktorý dělí frekvenciu stabi-lizovaného oscilátora. V okamihu ukonče-nia hradlovacieho impulzu UH ostane na vý-stupoch Oi až Qn prednastavitefného vrát-ného čítača 12 číslo A v binárnom kóde,ktoré tvoří zvyšok po delení. T — dlžka hradlovacieho impulzu fosc — frekvencia stabilizovaného oscilá- tora 4 Nč — modul prednastavitefného vrátného čítača N — počet celočíselných delení A — zvyšok po delení.

Po ukončení hradlovacieho impulzu UHgenerátor 3 riadiacich signálov vynulujeprednastavitefný vrátný čítač 12.

Po naladění oscilátora na žiadanú hod-notu frekvencie focs z sa zopnutím spínačaS odpojí referenčně napatie od vstupu in-tegračného obvodu 16 a po ukončení hrad-lovacieho impulzu UH generátor 3 riadiacichsignálov zablokuje nulovanie prednastavi-tefného vrátného čítača 12, zapíše do pamá-ťového obvodu 13 číslo A, ktoré tvoří zvy-šok po delení, přepne přepínací a hradlo-vací obvod 11 tak, že počas nasledujúcichhradlovacích impulzov je skutočná frekven-cia fosc s z oscilátora přivedená na vstupvzad prednastavitefného vrátného čítača 12,ktorého výstupy Qt až Qn sú vždy před prí-chodom hradlovacieho impulzu UH předna-stavené z výstupu pamáťového obvodu 13na číslo A. Počas nasledujúcich hradlova-cích impulzov dochádza teda v podstatě kodčítávaniu skutočnej frekvencie fosc s odžiadanej hodnoty frekvencie fosc z.

Ak sa frekvencie f0Sc s vplyvem nestabili-ty oscilátora zvýši, výstup Q„ s najváčšouváhou prednastavitefného vrátného čítača12 má úroveň H, ak sa frekvencia fosc s zní-ži, je na výstupe Qn logická úroveň L. Prirovnosti skutočnej a žiadanej hodnoty fosczmění sa hodnota logickej úrovně přenosunadol prednastavitefného vrátného čítača 12a jeho výstupy až Qn majú úroveň L. Vy-hodnocovací obvod 14 z hodnoty logickej ú-rovne na výstupe Qn a z přenosu nadol pred-nastavitefného vrátného čítača 12 určí po-měr medzi fosc s a fosc 2 a počas vzorkova-cieho impulzu Uv zopne příslušný prúdovýzdroj v obvode prúdových zdrojov 13, kto-rého výstup je připojený na vstup integrač-ného obvodu 16. Po ukončení jedného vzor-kovacieho impulzu Uv změní sa napátie navýstupe integračného obvodu 16 o hodnotuAU: AU f-OSC S fosc z AU — zipena napátia na výstupe inte-gračného obvodu 16 I hodnota výstupného prúdu obvodu prú-dových zdrojov 15 C — hodnota kapacity na vstupe integrač-ného obvodu 16 τ — dlžka vzorkovacieho impulzu Uv.Regulačná slučka s obvodom 1 číslicovej stabilizácie frekvencie pracuje vtedy správ-né, ak změna Ureg na výstupe integračnéhoobvodu 16 působí proti zmene frekvencie,ktorá ju vyvolává, t. j. mění hodnotu focs sk hodnotě, pre ktorú platí: focs s = f0Sc z·

Priebeh riadiacich signálov na obr. 2 zná-zorňuje: 230300

S

UH — hradlovací impulz so šířkou T

Up — přepínací signál

Un — impulzy na nulovanie přednastaví-teřného vrátného čítača 12

Upr — impulzy na prednastavenie pred-nastavitefného vrátného čítača 12

Uz — signál na zápis do pamaťového ob-vodu 13

Uv — vzorkovacie impulzy so šířkou τ

Uref — referenčně napátis

Us — spínací signál.

Obr. 3 jo příklad možného zapojenia ob-vodu číslicovej stabilizácie frekvencie pó-dia vynálezu. Propínací a hradlovací obvod11 pozostáva z hradla H1 na jeden vstup,kterého je přivedený vytvarovaný signálí03C 3 potřebnou napaťovou úrovňou, na dru-hý vstup sú privádzané hradlovacie impul-zy UH. Výstup z hradla H1 je přivedený najeden zo vstupov hradiel H2 a H3.

Na druhý vstup hradla H2 je privádzanýsignál UD a na druhý vstup hradla H3 jeprivádzaný signál Up. Výstup z hradla H?je přivedený na vstup C’J čítania vpřed pred-nastavitefného vrátného čítača 12. Výstupz hradla H3 je přivedený na vstup CD čí-tania vzad prednastavitefného vrátného čí-tača 12. Na vstup R nulovania prednastavi-tefného vrátného čítača 12 sú přivedené nu-lovacie impulzy Un a na vstup L prednasta-venia sú přivedené prednastavovacie impul-zy Upr, zároveň výstupy QA, QB, Qc, QD súpřipojené na vstupy DL, D2, D3, Dz. pamaťo-vého obvodu 13, přitom výstupy Qlt Q2, O3,Q4 pamaťového obvodu 13 sú připojené naprednastavovacie vstupy A, B, C, D predna-stavitefného vrátného čítača 12, ktoréhovýstup Qd s najvačšou váhou bitu je připo-jený na vstup hradla H4 a zároveň na je-den vstup hradla HB a výstup BO přenosunadol je připojený na jeden zo vstupovhradla H3 vyhodnocovacieho obvodu 14.Vzorkovacie impulzy sú přivedené na dru-hý vstup hradla HS a zároveň na druhývstup hradla H3, ktorého třetí vstup je při-pojený na výstup hradla H4. Výstup z hradlaH3 je připojený na vstup hradla H7. Vý-stup z hradla H6 je přivedený na vstup hrad-la HS. Výstupy z vyhodnocovacieho obvo-du 14, t. j, výstupy z hradla H7 a H8 sú při-pojené na vstupy obvodu prúdových zdro-jov 13 tak, že výstup hradla H7 je cez od-por R1 připojený na bázu tranzistore Tbkolektor ktorého je cez odpor R4 připoje-ný na bázu tranzistora T4 a zároveň na bá-zu a kolektor tranzistore T3, ktorého emitorje cez odpor Rg připojený do spoločnéhobodu kondenzátora C7 a jedného vývodu od-poru Rg, do ktorého je zároveň připojený « emitor tranzistora T4 cez odpor R8. Druhývývod odporu Rn je připojený na napatie UN. Výstup z hradla H8 je připojený na jedenvývod odporu R2, ktorého druhý vývod jepřipojený do spoločného bodu Rg a Ci a najeden vývod odporu R3, ktorého druhý vý-vod je zapojený na bázu a kolektor tranzis-tore T2 a zároveň na bázu tranzistora T5,ktorého emitor je cez odpor R7 připojenýna nulové napatie, na ktoré je napojený ajemitor T2 cez odpor R,. Kolektory tranzis-torov T4 a T5 sú spojené a tvoria výstupobvodu prúdových zdrojov 13, sú připoje-né na vstup integračného obvodu 16, navstup ktorého je zároveň přivedené refe-renčně napatie.

Vstup integračného obvodu 16 tvoří je-den vývod integračného kondenzátora C,ktorého druhý vývod je připojený na nulovénapatie a riadiaca elektroda potom nadě-ného tranzistora T6, ktorého kolektor jespojený s kolektorem tranzistora T7 a súpřipojené na napatie UN. Emitor tranzisto-ra T6 je připojený cez odpor R10 na nulovénapatie, zároveň jo připojený na bázu tran-zistora T7, ktorého emitor je cez odpor Rnpřipojený na nulové napatie. Z emitora tran-zistora T7 sa odoberá výstupné napatie Uregna dolaďovanie stabilizovaného oscilátore. Činnost tohto konkrétného obvodu 1 čís-licové] stabilizácie frekvencie je zřejmé zopisu činnosti obvodu číslicovej stabilizáciefrekvencie pódia obr. 1.

Zapojenie obvodu číslicovej stabilizáciefrekvencie podl'a vynálezu může pracovataj tak, že před zapnutím stabilizácie může-me signál z oscilátora cez přepínací a hrad-lovací obvod privádzať na vstup vzad pred-nastavitefného vrátného čítača a po zapnu-tí stabilizácie na vstup vpřed prednastavi-tefného vrátného čítača, změní sa nám všakfunkcia logickej úrovně bitu s najvačšouváhou. Ak použijeme prednastavitelný vrát-ný čítač, ktorý nemá výstup přenosu nadol,můžeme poměr foscs = f0SCz určit z logic-kej úrovně L na jeho výstupoch Q( až Qn.

Změnou referenčného napatia privádzané-ho na vstup integračného obvodu můžemejemne dolaďovat frekvenční oscilátora předzapnutím stabilizačněj slučky. Jednoduchýmobvodovým donesením můžeme obvod čís-licovej stabilizácie frekvencie používat akoperifernú jednotku mikroprocesore, ktorýby logickými úrovňami na prednastavova-cích vstupoch prednastavitefného vrátnéhočítača určoval požadovaná hodnotu frek-vencie oscilátora a obvod číslicovej stabili-zácie frekvencie by táto hodnotu frekven-cie stabilizoval.

Claims (2)

1. 230300 PREDMET Zapoj&nie obvodu číslicovej stabilizáciefrekvencie pozostávajúce z generátoru ria-diacich signálov, na ktorý je připojený frek-venčný normál, pričom generátor riadiacichsignálov je ďalej napojený na vstup hrad-lovacieho a prepínacieho obvodu, na vstupprednastavitelného vrátného čítača, na vstuppamaťového obvodu, na vstup vyhodnoco-vacieho obvodu, a na vstup integračného ob-vodu, vyznačujúce sa tým, že výstupy hrad-lovacieho a prepínacieho obvodu (11) súpřipojené na příslušné vstupy prednastavi-tetného vrátného čítača (12), kterého vý- VYNÁLEZU stupy sú připojené na vstupy pamaťovéhoobvodu (13), pričom výstupy pamaťovéhoobvodu (13) sú připojené na prednastavo-vacie- vstupy prednastavitelného vrátnéhočítača (12), zároveň výstupy prednastavi-teťného vrátného čítača (12) sú připojenéna vstupy vyhodnocovacieho obvodu (14),pričom výstupy vyhodnocovacieho obvodu(14) sú připojené na vstupy obvodu prúdo-vých zdrojov (15) a výstupy obvodu prúdo-vých zdrojov (15) sú připojené na vstupintegračného obvodu (16).
2. 2 listy výkresov