CS225362B1

CS225362B1 - Exposition of figures on integrated circuit masks

Info

Publication number: CS225362B1
Application number: CS51882A
Authority: CS
Inventors: Katarina Rndr Kostolanska; Igor Ing Pleskov
Original assignee: Katarina Rndr Kostolanska; Igor Ing Pleskov
Priority date: 1982-01-26
Filing date: 1982-01-26
Publication date: 1984-02-13

Description

Vynález sa týká spósobu exponovania obrazcov na maskách integrovaných obvodov, pričom rieši optimalizáciu riadenia generátore obrazcov a elektronového litografu.The present invention relates to a method of exposing images on integrated circuit masks, while solving the optimization of the control of the image generator and the electron beam lithograph.

Morfológia integrovaných obvodov navrhnutých grafickou metodou je vyjádřená v obrysovej reprezentácii, t. j. každý obrazec na maske integrovaného obvodu je definovaný svojim obrysom. Pri exponovaní pozitívnych masiek na generátore obrazcov alebo elektrónovom litografe je celá plocha ohraničená obrysom postupné exponovaná cez štrbinU obdížnikového tvaru a pri exponovaní negativných masiek je postupné exponovaná plocha medzi obrazcami. Poloha, rozměry a natočenie osi štrbiny sú ovládané prostredníctvom riadiaceho počítača generátora obrazcov alebo elektronového litografu. Doteraz používané sposoby sú zamerané predovšetkým na minimalizáciu počtu expozícií, pričom vo všeobecnosti je vždy jedna strana exponovaného obdížnika stotožnená s častou obrysu obrazca. Výška exponovaného obdížnika je přitom vypočítaná tak, aby celý obdížnik ležal vo vnútornej ploché obrysu. Nevýhodou u doteraz používaných sposobov je predovšetkým rozměrová roznorodosť exponovaných obdížníkov, negativné ovplyvňujúca celkovú dobu exponovania masiek na generátore obrazcov. Obrazce obsahujúce ostré vnútorné uhly nie sú týmto spósobom exponovatelné. Niektoré typy neortogonálnych obrazcov nie je možné úplné pokryt exponovanými obdížníkmi. Exponované plochy sa viacnásobne pokrývajú, čo vylučuje aplikáciu týchto postupov v elektrónovej litografii. Doteraz používané sposoby majú vel'ké nároky na operačnú pamať a strojový čas počítača, a preto sú implementované len na velkých počítačoch.The morphology of integrated circuits designed by the graphical method is expressed in the contour representation, i. j. each pattern on the integrated circuit mask is defined by its outline. When exposing positive masks to a pattern generator or electron lithograph, the entire area bounded by the contour is gradually exposed through a slot of a rectangular shape, and when negative masks are exposed, the area between the patterns is gradually exposed. The position, dimensions, and rotation of the slot axis are controlled by the control computer of the pattern generator or the electron beam lithograph. The methods used so far are primarily aimed at minimizing the number of exposures, and generally one side of the exposed rectangle is always identified with part of the outline of the pattern. The height of the exposed rectangle is calculated in such a way that the entire rectangle lies within the inner flat contour. The disadvantage of the previously used methods is mainly the dimensional diversity of exposed rectangles, negatively affecting the overall exposure time of the masks on the pattern generator. Patterns containing sharp internal angles are not exposed in this way. Some types of non-orthogonal patterns cannot be fully covered by exposed rectangles. The exposed areas are covered multiple times, eliminating the application of these processes in electron lithography. The methods used so far have a high memory and machine time and are therefore implemented only on large computers.

Uvedené nevýhody v podstatnej miere odstraňuje sposob exponovania obrazcov na maskách integrovaných obvodov podlá vynálezu, ktorého podstata spočívá v tom, že jeden rozměr štrbiny je konštantný pri natočení z jej základnej polohy.The above-mentioned disadvantages are substantially eliminated by the pattern exposure pattern of the integrated circuit masks of the present invention, which is based on the fact that one slot dimension is constant when rotated from its home position.

Sposob exponovania obrazcov na maskách integrovaných obvodov podlá vynálezu umožňuje spolahlivo exponovat všetky druhy obrysovo zadaných obrazcov, pričom má univerzálně použitie ako v elektrónovej litografii, tak i pri exponovaní masiek generátormi obrazcov. Skrátenie doby exponovania masiek o 20 až 40 % zvýši produktivitu generátora obrazcov a umožní generovat masky VLSI obvodov. Ďalšou přednostou je zjednodušenie konštrukcie obdížníkov a predtriedenie vygenerovaných obdížníkov do dvocb skupin, čím sa urýchli a zjednoduší celý postup natolko, že je realizovatelný na minipočítači.The method of exposing patterns on integrated circuit masks according to the invention makes it possible to reliably expose all kinds of contoured patterns, having universal use both in electron lithography and in pattern masking by pattern generators. Reducing mask exposure time by 20 to 40% will increase the pattern generator productivity and allow VLSI circuit masks to be generated. Another advantage is to simplify the construction of the rectangles and to pre-classify the generated rectangles into two groups, thereby speeding up and simplifying the whole process so that it is feasible on a mini-computer.

Na priloženom výkrese je na obr. 1 obrysová reprezentácia dvoch obrazcov na maske integrovaného obvodu. Na obr. 2 je plnou čiarou vyznačená poloha obdížnika s osami roznobežnými s osami súradnicového systému masky v obrazci pri exponovaní na pozitívnej maske. Na obr. 3 je plnou čiarou vyznačená poloha obdížnika s osami róznobežnými s osami súradnicového systému masky v obrazci pri exponovaní negatívnej masky. Na obr. 4 je náhradný ortogonálny obrys obrazca pri exponovaní generátorom obrazcov na pozitívnej maske. Na obr. 5 je náhradný ortogonálny obrys obrazca pri exponovaní na negatívnej maske. Na obr. 6 je náhradný ortogonálny obrys obrazca pri exponovaní elektrónovým litografom na pozitívnej maske. Na obr. 7 je náhradný ortogonálny obrys obrazca pri exponovaní elektrónovým litografom na negatívnej maske. Na obr. 8 sú znázorněné plochy exponované elektrónovým litografom na pozitívnej maske. Na obr. 9 sú znázorněné plochy exponované elektrónovým litografom na negatívnej maske. Na obr. 10 sú znázorněné plochy exponované generátorom obrazcov na pozitívnej maske.In the accompanying drawing, FIG. 1 is a contoured representation of two figures on an integrated circuit mask. In FIG. 2, the position of the rectangle with the axes parallel to the axes of the mask coordinate system in the pattern when exposed to the positive mask is shown in solid line. In FIG. 3, the position of the rectangle is shown in solid line with the axes different from the axis of the coordinate system of the mask in the pattern when the negative mask is exposed. In FIG. 4 is a surrogate orthogonal contour pattern when exposed by a pattern generator on a positive mask. In FIG. 5 is a replacement orthogonal contour pattern when exposed on a negative mask. In FIG. 6 is a surrogate orthogonal outline of the pattern when exposed to an electron lithograph on a positive mask. In FIG. 7 is a surrogate orthogonal contour pattern when exposed to an electron lithograph on a negative mask. In FIG. 8 shows areas exposed by an electron lithograph on a positive mask. In FIG. 9 shows areas exposed by an electron lithograph on a negative mask. In FIG. 10 shows areas exposed by a pattern generator on a positive mask.

Pri spósobe podlá vynálezu sú z obrysovej reprezentácie 1 obrazcov na maskách integrovaných obvodov generované obdížniky v dvoch etapách. V prvej etape sú generované obdížniky s osiami štrbiny 15 natočenými voči osiam masky 12. Na všetkých hranách obrysu obrazcov róznobežných s osiami 12 sú zostrojené obdížniky tak, že hrana obrysu 16 róznobežná s osiami masky tvoří jednu stranu obdížnika a výška obdížnika 13, 14 je konštantná. Pri exponovaní pozitívnej masky je obdížnik 2, 8 vygenerovaný na vnútornú stranu od hrany obrazca a pri exponovaní negatívnej masky je obdížnik 3, 9 vygenerovaný na vonkajšiu stranu. Pre riadenie generátore obrazcov je konštantná výška obdlžnikov 13 daná minimálnou vnútornou vzdialenosťou obrazcov masky vyplývajúcou z návrhářských pravidiel. Vygenerované obdížniky 2 sú exponované generátorom obrazcov ako obdížniky 19. Pri ostrom vnútornom uhle vznikne porušenie obrysu 20, ktoré je možné eliminovat nastavením konštantnej výšky obdížnika podlá minimálneho rozměru štrbiny, Pre riadenie elektronového litografu je konštantná výška obdlžnikov 14 daná celočíselným násobkom minimálneho rozměru štrbiny alebo priemeru elektronového lúča, pričom je vlastně exponovanie vygenerovaných obdlžnikov 10, 11 s osiami natočenými voči osiam masky 12 potlačené. V druhej etape sú generované obdížniky s osiami v základnej polohe. Vytvořený je náhradný ortogonálny obrys, pri exponovaní pozitívnej masky vpísaný 4 do póvodného obrysu obrazca 1 a pri exponovaní negatívnej masky opísaný 5 okolo póvodného obrysu 1. V náhradnom ortogonálnom obryse sú hrany róznobežné s osiami masky interpolované ortogonálnou lomenou čiarou 6, 8 pri exponovaní pozitívnej masky a 7, 9 pri exponovaní negatívnej masky tak, aby celá lomená čiara ležala vo vnútri zodpovedajúcich obdlžnikov 2, 3, 10, 11 vygenerovaných v prvej etape. Z náhradného ortogonálneho obrysu 4, 5 sú vygenerované a exponované obdížniky 17 elektrónovým litografom, resp. 18 generátorom obrazcov podlá běžných postupov.In the method according to the invention, two-stage rectangles are generated from the contour representation of 1 patterns on integrated circuit masks. In the first stage, rectangles are generated with the axes of the slot 15 rotated relative to the axes of the mask 12. At all edges of the contour of the figures different to the axes 12, rectangles are constructed so that the edge of the contour 16 is parallel to the axes of the mask. . When the positive mask is exposed, the rectangle 2, 8 is generated on the inside from the edge of the pattern, and when the negative mask is exposed, the rectangle 3, 9 is generated on the outside. For the control of the pattern generator, the constant height of the rectangles 13 is given by the minimum internal distance of the mask patterns resulting from the design rules. The generated rectangles 2 are exposed by the pattern generator as rectangles 19. At a sharp internal angle, the contour breakage 20 can be eliminated by adjusting the constant height of the rectangle according to the minimum slot dimension. To control the electron lithograph the constant height of the rectangles 14 is given by the exposure of the generated rectangles 10, 11 with the axes rotated relative to the axes of the mask 12 is suppressed. In the second stage, rectangles are generated with axes in the home position. A substitute orthogonal contour is formed, when the positive mask is exposed 4 inscribed in the original outline of Figure 1, and when the negative mask is exposed 5 described around the original outline 1. In the substitute orthogonal outline, the edges are differentiated to the mask axes interpolated by orthogonal angle 8 and 7, 9 when exposing the negative mask such that the entire polyline lies within the corresponding rectangles 2, 3, 10, 11 generated in the first stage. From the replacement orthogonal contour 4, 5, the rectangles 17 are generated and exposed by an electron lithograph, respectively. 18 to pattern generators according to conventional procedures.

Claims

Method of Exposing Patterns on Masks of Integrated Circuits by a Pattern Generator and Electron Lithograph with Adjustable Position, Dimensions, and Slope of a Rectangular Slot Slot by Gradual Exposure OF a Mask Area with Slot Axes in a Basic Position Parallel to the Mask Axes, characterized in that One axis from its home position.