CS225274B1 - Computer Operating Processor - Google Patents
Computer Operating Processor Download PDFInfo
- Publication number
- CS225274B1 CS225274B1 CS228682A CS228682A CS225274B1 CS 225274 B1 CS225274 B1 CS 225274B1 CS 228682 A CS228682 A CS 228682A CS 228682 A CS228682 A CS 228682A CS 225274 B1 CS225274 B1 CS 225274B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- bus
- internal
- block
- Prior art date
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
Abstract
Vynález řeší problém návrhu operačního procesoru, který je určen pro vykonávání instrukcí definovaných souborem operací počítačů JSEP nebo jiných počítačů s obdobným operačním kódem. Podstatou vynálezu je uspořádání vnitřních bloků procesoru při použití tří vnitřních sběrnic: hlavní vnitřní sbšrnice, vnitřní sběrnice operandů a vnitřní sběrnice konstant. Operační procesor podle vynálezu se skládá z aritmetické jednotky, bloku slabikové aritmetiky, zápisníkové paměti, výstupního registru zápisníkové paměti, dále vstupního datového registru, dekodéru konstant, bloku přípravy instrukce, rychlé vyrovnávací paměti, bloku speciálních registrů, řadiče a vnitřního adaptoru. S ostatními částmi počítačů Je operační procesor spojen systémem několika sběrnic a vedení. Vynálezu může být použito při návrhu základních jednotek samočinných počítačů.The invention solves the problem of designing an operational processor, which is intended for executing instructions defined by a set of operations of JSEP computers or other computers with a similar operational code. The essence of the invention is the arrangement of internal blocks of the processor using three internal buses: the main internal bus, the internal operand bus and the internal constant bus. The operational processor according to the invention consists of an arithmetic unit, a block of byte arithmetic, a scratchpad memory, an output register of the scratchpad memory, an input data register, a constant decoder, an instruction preparation block, a fast buffer memory, a block of special registers, a controller and an internal adapter. The operational processor is connected to other parts of the computer by a system of several buses and lines. The invention can be used in the design of basic units of automatic computers.
Description
Vynálezu může být použito při návrhu základních jednotek samočinných počítačů.The invention can be used in the design of the basic automatic computer units.
225 274225 274
225 274225 274
Vynález se týká operačního procesoru samočinného počítače se složitým operačním kódem.The present invention relates to a self-operating computer processor having a complex operating code.
Pro procesor existuje celá řada různých zapojení, která se odlišují různou šířkou toku dat do aritmetické a logické jednotky a různým uspořádáním bloků procesoru. Pro výkonnost počítače je rozhodující délka cyklu procesoru, která závisí na zpoždění použitých prvků, hlavně vnitřních pamětí a aritmetických obvodů.There are a number of different connections for the processor, which differ in the different width of data flow to the arithmetic and logic unit and the different arrangement of processor blocks. The processor cycle time depends on the delay of the elements used, mainly internal memories and arithmetic circuits.
Nevýhodou známých zapojení Je to, že výkon počítače pro danou rychlost prvků, a tím i délku cyklu, je omezen a nelze jej déle zvyšovat.The disadvantage of known wiring is that the performance of the computer for a given element speed and thus the cycle time is limited and cannot be increased any longer.
Tuto nevýhodu odstraňuje operační procesor samočinného počítače podle vynálezu, jehož podstata spočívá v tom, že přímá datová sběrnice je připojena na datový sběrnicový vstup rychlé vyrovnávací paměti a mezimodulová sběrnice je připojena na adresový sběrnicový výstup rychlé vyrovnávací paměti a na sběrnicový vstup vnitřního adaptoru a samostatné mezimodulové vedení je připojeno na vstup samostatného vedeni řadiče a na vstup samostatného vedení bloku speciálních registrů a sběrnice přímého řízení je připojena na sběrnicový vstup bloku speciálních registrů a vedení žádostí o přerušení je připojeno ne vstup externích přerušení bloku speciálních registrů a prvý výstup vnitřní sběrnice operandů je spojen s datovým vstupem aritmetické jednotky a výstup vnitřní sběrnice konstant je spojen se vstupem konstant aritmetické jednotky a výstup registru bloku slabikové aritmetiky je spojen se slabikovým vstupem aritmetické jednotky a přímý výstup bloku slabikové aritmetiky je spojen se vstupem registru aritmetické jednotky a výstup středače aritmetické jednotky je spojen s druhým vstupem hlavní vnitřní sběrnice a s třetím vstupem vnitřní sběrnice konstant a a adresovým vstupem bloku přípravy instrukce a výatup registru aritmetické jednotky Je spojen s třetím vstupem hlavní vnitřní sběrnice a adresový výstup aritmetické jednotky je spojen s levým datovým vstupem bloku slabikové aritmetiky a s pomocným adresovým vstupem rychlé vyrovnávací paměti a s adresovým vstupem vnitřního adaptoru a podmínkový výstup aritmetické jednotky je spojen s prvým podmínkovým vstupem bloku přípravy instrukce, druhý výstup vnitřní sběrnice operandů je spojen s pravým datovým vstupem bloku slabikové aritmetiky, podmínkový výstup bloku slabikové aritmetiky je spojen s druhým podmínkovým vstupem bloku přípravy instrukce, výstup vstupního datového registru je spojen s prvým vstupem vnitřní sběrnice operandů, třetí výstup hlavní vnitřní sběrnice Je spojen s druhým vstupem vnitřní sběrnice operandů, třetí vstup vnitřní sběrnice operandů je spojen s výstupem zápisníkové paměti as datovým vstupem výstupního registru zápisníkové paměti, čtvrtý vstup vnitřní sběrnice operandů je spojen s výstupem výstupního registru zápisníkové paměti, třetí výstup vnitřní sběrnice operandů je spojen s pátým vstupem hlavní vnitřní sběrnice, prvý vstup hlavní vnitřní sběrnice je spojen s datovým výstupem vnitřního adaptoru, čtvrtý vstup hlavní vnitřní sběrnice je spojen s datovým výstupem řadiče, šestý vstup hlavní vnitřní sběrnice je spojen s datovým výstupem bloku speciálních registrů, prvý výstup hlavní vnitřníThis disadvantage is overcome by the automatic processing processor of the present invention, wherein the direct data bus is connected to the data bus input of the cache buffer and the intermodule bus is connected to the address bus output of the cache buffer and to the bus input of the internal adapter and separate inter module. the wiring is connected to the separate controller wiring input and the wiring of the separate registers of the special register block and the direct control bus is connected to the bus input of the special register block and the interrupt request line is connected to the external interrupt input of the special register block and the first internal operand bus output with the data input of the arithmetic unit and the output of the internal bus of constants is connected to the input of the constants of the arithmetic unit and the output of the syllable block of the syllable arithmetic is connected to m input of arithmetic unit and direct output of syllable arithmetic block is connected to arithmetic unit register input and arithmetic unit centering output is connected to second input of main internal bus and third input of internal constant bus and address input of instruction preparation block and output of arithmetic unit register the third input of the main internal bus and the address output of the arithmetic unit are connected to the left data input of the syllable arithmetic block and the auxiliary address input of the buffer and the address input of the internal adapter and the conditional output of the arithmetic unit are connected to the first condition input operands is connected to the right data input of the syllable arithmetic block, the conditional output of the syllable arithmetic block is connected to the second conditional input of the instruction preparation block, It is connected to the second input of the internal operand bus, the third input of the internal operand bus is connected to the output of the scratchpad and to the data input of the output register of the notepad, the fourth input of the internal operand bus it is connected to the output register of the scratchpad memory, the third output of the internal bus of the operands is connected to the fifth input of the main internal bus, the first input of the main internal bus is connected to the data output of the internal adapter the main internal bus is connected to the data output of the special register block, the first main internal output
225 274 sběrnice je spojen s datovým vstupem rychlé vyrovnávací paměti a s pomocným datovým ▼stupám bloku přípravy instrukce, čtvrtý vstup hlavní vnitřní sběrnice je spojen s datovým vstupem zápisníkové paměti a s datovým vstupem bloku speciálních registrů, druhý vstup vnitřní sběrnice konstant je spojen s výstupem dekodéru konstant, prvý vstup vnitřní sběrnice konstant je spojen s instrukčním výstupem bloku přípravy instrukce, adresový výstup bloku přípravy instrukce je spojen s adresovým vstupem rychlé vyrovnávací paměti, datový výstup rychlé vyrovnávací paměti je spojen s datovým vstupem bloku přípravy instrukce a s datovým vstupem vstupního datového registru, výstup adresy zápisníku bloku přípravy instrukce je spojen s adresovým vstupem zápisníkové . paměti, druhý výstup hlavní vnitřní sběrnice je spojen s datovým vstupem vnitřního adaptoru, servisní výstup vnitřního adaptoru je spojen se servisním vstupem řadiče a se servisním vstupem bloku speciálních registrů, řídící výstup vnitřního adaptoru je spojen s řídicím vstupem řadiče, výstup přerušení bloku speciálních registrů je spojen se vstupem přerušení řadiče, řídicí výstup řadiče je spojen s řídicím vstupem aritmetické jednotky a s řídicím vstupem bloku slabikové aritmetiky a s řídicím vstupem zápisníkové paměti a s řídicím vstupem výstupního registru zápisníkové paměti a s řídicím vstupem vstupního datového registru a se vstupem dekodéru konstant a s řídicím vstupem bloku přípravy instrukce a s řídicím vstupem rychlé vyrovnávací paměti a s řídicím vstupem bloku speciálních registrů a s řídicím vstupem vnitřního adaptoru.225 274 bus is connected to cache buffer data input and auxiliary data stages of instruction preparation block, fourth main internal bus input is connected to scratchpad data input and special register block data input, second internal constant bus input is connected to constant decoder output , the first input of the internal constant bus is connected to the instruction output of the instruction preparation block, the address output of the instruction preparation block is associated with the address input of the cache, the data output of the cache is connected to the data input of the instruction preparation block, the address of the scratch pad of the instruction preparation block is associated with the scratch address address input. memory, the second main internal bus output is connected to the internal adapter data input, the internal adapter service output is connected to the controller's service input and the special register block service input, the internal adapter control output is connected to the controller's control input, the special register block interrupt output is connected to controller interrupt input, controller controller output is coupled to arithmetic controller control input and syllable arithmetic control input, scratch memory control input, scratch register output control input, constant data input register control input, constant decoder input, and control block preparation input instructions with the cache buffer control input and the special register block control input and the internal adapter control input.
Výhodou operačního procesoru podle vynálezu je to, že umožňuje pomocí několika vnitřních sběrnic, dvou hlavních a jedné vedlejší, zajistit paralelní činnost ve více blocích procesoru, přičemž bloky jsou zvoleny tak, aby byly zaměřeny na zrychlení těch instrukcí procesoru, které se v průměru vyskytují nejčastěji, aby byly snadno realizovatelné pomocí obvodů střední integrace.The advantage of the operating processor according to the invention is that it enables parallel operation in several processor blocks by means of several internal buses, two main and one secondary, and the blocks are selected to focus on accelerating those processor instructions that are most commonly found on average to be easy to implement with medium integration circuits.
Jedno z možných zapojení je znázorněno na připojeném výkresu.One of the possible connections is shown in the attached drawing.
Operační procesor podle vynálezu se skládá z aritmetické jednotky 10, bloku 11 slabikové aritmetiky, zápisníkové paměti 12 a výstupního registru 13 zápisníkové paměti, dále vstupního datového registru 14, dekodéru 15 konstant, bloku 16 přípravy instrukce, rychlé vyrovnávací paměti 12, bloku X§ speciálních registrů a konečně řadiče 19 a vnitřního adaptoru £0. S ostatními částmi počítače je operační procesor spojen systémem několika sběrnic a vedení. Datová sběrnice χ je připojena na,datový sběrnicový vstup 170 rychlé vyrovnávací paměti X2, mezimodulová sběrnice 2 je připojena na adresový sběrnicový vstup 171 rychlé vyrovnávací paměti 17 a také na sběrnicový vstup 200 vnitřního adaptoru 20 a sběrnice 4 přímého řízení je připojena na sběrnicový vstup 181 bloku 18 speciálních registrů. Samostatné mezimodulóvé vedení X je připojeno ke vstupu 192 samostatného vedení řadiče 19 a vstupu 186 samostatného vedení bloku 18 speciálních registrů. Vedení 2 žádostí o přerušení je spojeno se vstupem 180 externích přerušení bloku 18 speciálních registrů.The operating processor according to the invention consists of an arithmetic unit 10, a syllable arithmetic block 11, a scratch pad 12 and a scratch pad output register 13, an input data register 14, a constant decoder 15, an instruction preparation block 16, a cache 12, a special block X§ registers and finally the controller 19 and the internal adapter 40. The operating processor is connected to other parts of the computer by a system of several buses and lines. The data bus χ is connected to, the data bus input 170 of cache X2, the intermodule bus 2 is connected to the address bus input 171 of the cache 17, and also to the bus input 200 of the internal adapter 20 and the direct control bus 4 is connected to the bus input 181. block 18 of special registers. Separate intermodular line X is connected to input 192 of single line controller 19 and input 186 of single line 18 of special registers. The interrupt request line 2 is connected to the external interrupt input 180 of the special register block 18.
Propojení jednotlivých částí operačního procesoru vychází z použití tří vnitřníchThe interconnection of individual parts of the operating processor is based on the use of three internal ones
225 274 sběrnicí hlavní vnitřní sběrnice 22, vnitřní sběrnice jO operendů a vnitřní sběrnice 32 konstant. Hlavní vnitřní sběrnice 21 čtyři výstupy 316. 212» 318 e 319. z nichž prvý výstup 316 je spojen s datovým vstupem 174 rychlé vyrovnávací paměti 22 8 8 pomocným datovým vstupem 160 bloku 16 přípravy instrukce, druhý vstup 317 je spojen s datovým vstupem 201 vnitřního adaptoru £0, třetí výstup 318 je připojen na druhý vstup 301 vnitřní sběrnice 22 operandů a ětvrtý výstup 3.19 je spojen s datovým vstupem jžO zápisníkové paměti 12 a s datovým vstupem 182 bloku 1§ speciálních registrů.225 274 is the bus of the main internal bus 22, the internal bus 10 of the operands, and the internal bus 32 of constants. The main internal bus 21 has four outputs 316. 212 »318 e 319. of which the first output 316 is connected to the data input 174 of the cache 22 8 8 by an auxiliary data input 160 of the instruction preparation block 16, the second input 317 is connected to the data input 201 of the internal adapter 30, the third output 318 is coupled to the second input 301 of the internal operand bus 22, and the fourth output 3.19 is coupled to data input 10 of scratchpad 12 and data input 182 of special register block 18.
Vnitřní sběrnice 30 operandů mé tři výstupy 30.4 . 305 a 306. přičemž prvý výstup 304 je spojen s datovým vstupem 101 aritmetické jednotky 22» druhý výstup 225 Ú® spojen s pravým datovým vstupem 111 bloku 21 slabikové aritmetiky a třetí výstup 226 J® připojen na pátý vstup 314 hlavní vnitřní sběrnice 21·Internal bus 30 operands my three outputs 30.4. 305 and 306. wherein the first output 304 is coupled to the data input 101 of the arithmetic unit 22 »the second output 225U is connected to the right data input 111 of the syllable arithmetic block 21 and the third output 226J is connected to the fifth input 314 of the main internal bus 21
Vnitřní sběrnice 21 konstant má výstup 221» který je spojen se vstupem 102 konstant aritmetické jednotky 10.The internal constant bus 21 has an output 221 which is coupled to the constant input 102 of the arithmetic unit 10.
Aritmetický obvod 1,0 má čtyři výstupy. Výstup 105 střadače aritmetického obvodu 20 je spojen s druhým vstupem 311 hlavní vnitřní sběrnice 21» déle se třetím vstupem 322 vnitřní sběrnice 31 konstant a a adresovým vstupem 161 bloku 12 přípravy instrukce. Výstup 106 registru aritmetické jednotky 10 je spojen se třetím vstupem 3J.2 hlavní vnitřní sběrnice 32· Adresový výstup 107 aritmetické jednotky 10 je spojen s levým datovým vstupem 110 bloku H slabikové aritmetiky, dále s pomocným adresovým vstupem 173 rychlé vyrovnávací paměti 12 a dále s adresovým vstupem 202 vnitřního adaptoru gO, Podmínkový výstup 108 aritmetické jednotky 22 J® ®Pojen 8 prvým podmínkovým vstupem 164 bloku 22 přípravy instrukce.Arithmetic circuit 1.0 has four outputs. The output 105 of arithmetic circuit 20 is connected to the second input 311 of the main internal bus 21 longer with the third input 322 of the internal bus 31 and to the address input 161 of the instruction preparation block 12. The output 106 of the arithmetic unit 10 register is coupled to the third internal bus input 32.2. The address output 107 of the arithmetic unit 10 is coupled to the left data input 110 of the syllable arithmetic block H, the auxiliary address input 173 of the cache 12 and address input 202 of internal adapter g0, Conditional output 108 of arithmetic unit 22 J ® Connected by 8 first conditional input 164 of instruction preparation block 22.
Blok 21 slabikové aritmetiky má výstupy 113. 114 a 215· Přímý výstup 133 bloku slabikové aritmetiky U je spojen se vstupem 103 registru aritmetické jednotky 12, výstup 114 registru bloku H slabikové aritmetiky je spojen se slabikovým vstupem 100 aritmetické jednotky 10 a podmínkový výstup 115 bloku H slabikové aritmetiky je spojen s druhým podmínkovým vstupem 163 bloku 16 přípravy instrukce.The syllable arithmetic block 21 has outputs 113, 114 and 215. The direct output 133 of the syllable arithmetic block U is coupled to the input 103 of the arithmetic unit 12, the register 114 of the syllable arithmetic block is coupled to the syllable input 100 of the arithmetic unit 10 and conditional output 115 The syllable arithmetic H is coupled to the second conditional input 163 of the instruction preparation block 16.
Výstup 123 zápisníkové paměti 12 je spojen se třetím vstupem 302 vnitřní sběrnice 22 operendů as datovým vstupem 130 výstupního registru 12 zápisníkové paměti, jehož výstup 132 je spojen se čtvrtým vstupem 303 vnitřní sběrnice 22 operandů. Vstupní datový registr 14 má výstup 142 spojen s prvým vstupem 300 vnitřní sběrnice 22 operandů a dekodér 12 konstant mé výstup 151 připojen na druhý vstup 321 vnitřní sběrnice 21 konstant.The output 123 of the scratch pad 12 is connected to the third input 302 of the internal operand bus 22 and to the data input 130 of the scratch register output register 12, whose output 132 is connected to the fourth input 303 of the internal operand 22 bus. The input data register 14 has an output 142 coupled to a first input 300 of an internal bus 22 of operands, and a constant decoder 12 outputs my output 151 coupled to a second input 321 of an internal bus 21 of constants.
Blok lg přípravy instrukce má tři výstupy. Adresový výstup 166 bloku 12 přípravy instrukce je spojen s adresovým vstupem 172 rychlá vyrovnávací paměti 2Z, instrukční výstup 167 bloku 12 přípravy instrukce je spojen s prvním vstupem 320 vnitřní sběrnice 22 konstant a výstup 168 adresy zápisníku bloku 12 přípravy Instrukce je spojen s adresovým vstupem 121 zápisníkové paměti 12.The instruction preparation block lg has three outputs. The address output 166 of the instruction preparation block 12 is coupled to the address input 172 of the cache 2Z, the instruction output 167 of the instruction preparation block 12 is coupled to the first input 320 of the internal bus 22 and the output 168 of the instruction notebook 12 is coupled to the address input 121 notebooks 12.
225 274225 274
Datový výstup 176 rychlé vyrovnávací paměti H je spojen s datovým vstupem 162 bloku 16 přípravy instrukce a dále s datovým vstupem 140 vstupního datového registru 14Cache data output 176 is coupled to data input 162 of instruction preparation block 16 and further to data input 140 of input data register 14.
Blok 18 speciálních registrů má datový výstup 185 spojen s šestým vstupem 315 hlavní vnitřní sběrnice a výstup 187 přerušení bloku 18 speciálních registrů je přiveden na vstup 193 přerušení řadiče 12·The special register block 18 has data output 185 coupled to the sixth main internal bus input 315, and the interrupt output 187 of the special register block 18 is connected to the interrupt input 193 of the controller 12.
Z řadiče 1,9 se vedou ovládací signály do všech částí operačního procesoru. Řídicí výstup 194 řadiče 19 je proto spojen s řídicím vstupem 104 aritmetické jednotky 10 a s řídicím vstupem 112 KLoku li slabikové aritmetiky, dále s řídicím vstupem 122 zápisníkové paměti 12 a s řídicím vstupem 131 výstupního registru 13 zápisníkové paměti a s řídicím vstupem 141 vstupního datového registru 14, dále je spojen se vstupem 150 dekodéru 15 konstant, s řídicím vstupem 165 bloku 16 přípravy instrukce, s řídicím vstupem 175 rychlé vyrovnávací paměti 17 a konečně s řídicím vstupem 184 bloku 18 speciálních registrů a s řídicím vstupem 203 vnitřního adaptoru 20. Datový výstup 195 řadiče 19 je spojen se čtvrtým vstupem 313 hlavní vnitřní sběrnice.51·Control signals are routed from controller 1.9 to all parts of the operating processor. The control output 194 of controller 19 is therefore coupled to control input 104 of arithmetic unit 10 and control input 112 of syllable arithmetic, control input 122 of scratchpad 12 and control input 131 of scratch register output register 13, and control input 141 of input data register 14, it is further coupled to the input 150 of the constant decoder 15, the control input 165 of the instruction preparation block 16, the control input 175 of the cache 17, and finally the control input 184 of the special register block 18 and the control input 203 of the internal adapter 20. it is connected to the fourth input 313 of the main internal bus.51 ·
Vnitřní adaptor 20 má tři výstupy, přičemž datový výstup 204 vnitřního adaptoru 20 je připojen na první vstup 310 hlavní vnitřní sběrnice 31. řídicí výstup 306 vnitřního adaptoru 20 je spojen s řídicím vstupem 191 řadiče 19 a servisní výstup 205 vnitřního adaptoru 20 je spojen se servisním vstupem 190 řadiče 12 a se servisním vstupem 183 bloku 18 speciálních registrů.The internal adapter 20 has three outputs, the data output 204 of the internal adapter 20 being connected to the first input 310 of the main internal bus 31. the control output 306 of the internal adapter 20 is coupled to the control input 191 of the controller 19 and the service output 205 of the internal adapter 20 is coupled to the service. the input 190 of the controller 12 and the service input 183 of the block 18 of the special registers.
Operační procesor podle vynálezu je v samočinném počítači určen pro vykonávání instrukcí definovaných souborem počítačů typu J3EP nebo jiných počítačů s obdobným kódem.The operating processor of the present invention is designed to execute instructions defined by a set of J3EP-type computers or other computers with similar code in a self-contained computer.
Pro tuto činnost jsou v operačním procesoru zabudovány dvě operační jednotky.To do this, two operating units are built into the operating processor.
Aritmetická jednotka 10 je určena pro binární operace o šířce toku několika slabik a je využita jak při práci^s operandy, tak i během přípravy instrukce.The arithmetic unit 10 is intended for binary operations with a flow of several syllables and is used both in operand operation and in the preparation of an instruction.
Blok 11 slabikové aritmetiky o šířce toku jedna slabika slouží především k provádění operací s proměnnou délkou operandů, pro operace s operandy mimo předepsané hranice, eventuálně pro operace v pohyblivé čárce a pro další manipulace s operandy v operačním procesoru. Obsahuje obvody pro binární i dekadické sčítání a odečítání, pro logické operace a pro práce a přímým operandem.The syllable block 11 of the syllable flow width one syllable is primarily used to perform operations with variable operand lengths, for operations with operands outside the prescribed limits, possibly for floating point operations, and for further manipulation of operands in the operating processor. It contains circuits for binary and decimal addition and subtraction, for logical operations and for work and direct operand.
Operační procesor umožňuje paralelní činnost obou operačních jednotek.The operating processor allows parallel operation of both operating units.
Zápisníková parně ΐ 12 slouží k uložení univerzálních registrů, řídicích registrů, registrů pohyblivé čárky, stavových informací procesoru apod. Část paměti je vyhrazena jako pracovní pole mikroprogramů.Notepad steam ΐ 12 is used for storing universal registers, control registers, floating point registers, processor status information, etc. Part of the memory is reserved as a microprocessor array.
Výatupní registr 13 zápisníkové paměti mé funkci odkládací paměti pro jednu buňku zápisníková paměti 12. Jeho obsah je možno využít v obou polaritách.The scratchpad output register 13 has my swap function for a single cell of the scratchpad 12. Its contents can be used in both polarities.
Blok 18 speciálních registrů obsahuje registr přerušení, soustřeňující požadavkyBlock 18 of the special registers contains an interrupt register, gathering requests
225 274 na přerušení programu, registr masek přerušení, registr Sasu, obvody pro práci a časovými registry a obvody přímého řízení.225 274 interrupt program, interrupt mask register, Sas register, work and time registers, and direct control circuits.
Informace z hlavní paměti jsou operačnímu procesoru poskytovány va vetupním datovém registru 14.The main memory information is provided to the operating processor in the access data register 14.
Dekodér χχ konstant je vytvořen jako paměl určitého množství speciálních konstant.The χχ constant decoder is created as a memory of a number of special constants.
činnost dosud vyjmenovaných bloků operačního procesoru je řízena mikroprogramově řadičem 12 operačního procesoru.the operation of the above-mentioned operating processor blocks is controlled by a microprocessor controller 12 of the operating processor.
Kromě mikroprogramově řízené části obsahuje operační procesor paralelně pracující blok 16 přípravy instrukce s vlastním řadičem. Blok 16 přípravy instrukce slouží k přípravě a rychlé výměně jednotlivých instrukcí.In addition to the microprocessor-controlled portion, the operating processor includes a parallel operating instruction preparation block 16 with its own controller. The instruction preparation block 16 serves for the preparation and rapid exchange of individual instructions.
Pro urychlení styku e hlavní pamětí je operační procesor vybaven rychlou vyrovnávací pamětí 12· Činnost táto paměti je asynchronní a mikroprogramově řízenou částí operačního procesoru a je řízena samostatným řadičem.To speed up contact with the main memory, the operating processor is equipped with a cache memory 12. The operation of this memory is an asynchronous and microprogram-controlled portion of the operating processor and is controlled by a separate controller.
Pro styk s ostatními moduly samočinného počítače je operační procesor vybaven vnitřním adaptorem £0, který obsahuje potřebné obvody návaznosti na sběrnice styku mezi moduly. Také vnitřní adaptor je řízen vlastním řadičem.For interfacing with the other modules of the automatic computer, the operating processor is equipped with an internal adapter 60 which contains the necessary circuits for linking the interfaces to the modules. The internal adapter is also controlled by its own controller.
Základní datová struktura operačního procesoru vychází z použití tří vnitřních sběrnic.The basic data structure of the operating processor is based on the use of three internal buses.
Hlavní vnitřní sběrnice má několik funkcí:The main internal bus has several functions:
1. Zprostředkuje přenoe informace mezi vnitřními bloky operačního procesoru, tj. mezi aritmetickou jednotkou χθ, řadičem 12, blokem 18 speciálních registrů, zápisníkovou pamětí 12 a vnitřní sběrnicí 30 operandů.1. Provides information transfer between the internal blocks of the operating processor, i.e., between the arithmetic unit χθ, the controller 12, the special register block 18, the scratch pad 12 and the internal bus of 30 operands.
2. Přes vnitřní adaptor 2S propojuje operační procesor s mezimodulovou sběrnicí2. Connects the operating processor to the intermodule bus via the internal adapter 2S
3. Přenáší Informace z operační části operačního procesoru do rychlé vyrovnávací paměti XZ a do hlavní paměti.3. Transfer information from the operating part of the operating processor to the XZ cache and main memory.
Vnitřní sběrnice 3,0 operandů zprostředkuje přenos informace z hlavní vnitřní sběrnice JI nebo ze zápisníkové paměti 12 nebo z výstupního registru 13 zápisníkové paměti 12 nebo ze vstupního datového registru 14 na hlavní datový vstup 101 aritmetické jednotky 10 eventuálně na pravý datový vstup 111 bloku XX slabikové aritmetiky.An internal bus of 3.0 operands mediates the transmission of information from the main internal bus 11 or from the scratchpad 12 or from the output register 13 of the scratchpad 12 or from the input data register 14 to the main data input 101 of the arithmetic unit 10 arithmetic.
Vnitřní sběrnice £2 konstant přivádí na vstup konstant 102 aritmetické Jednotky 10 Informace z instrukčního výstupu 167 bloku 16 přípravy instrukce nebo z výstupu dekodéru IX konstant nebo z výstupu 105 střádače aritmetické jednotky χθ.The internal constants bus 52 supplies the constants input 102 to the arithmetic unit 10 information from the instruction output 167 of the instruction preparation block 16 or the output of the constant decoder IX or the output 105 of the arithmetic unit χθ.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS228682A CS225274B1 (en) | 1982-03-31 | 1982-03-31 | Computer Operating Processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS228682A CS225274B1 (en) | 1982-03-31 | 1982-03-31 | Computer Operating Processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS225274B1 true CS225274B1 (en) | 1984-02-13 |
Family
ID=5359534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS228682A CS225274B1 (en) | 1982-03-31 | 1982-03-31 | Computer Operating Processor |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS225274B1 (en) |
-
1982
- 1982-03-31 CS CS228682A patent/CS225274B1/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5819096A (en) | PCI to ISA interrupt protocol converter and selection mechanism | |
| KR100288038B1 (en) | Pipeline semiconductor device suitable for ultra-large scale integration | |
| US4471427A (en) | Direct memory access logic system for a data transfer network | |
| US4099236A (en) | Slave microprocessor for operation with a master microprocessor and a direct memory access controller | |
| US4443850A (en) | Interface circuit for subsystem controller | |
| US4706191A (en) | Local store for scientific vector processor | |
| US5764934A (en) | Processor subsystem for use with a universal computer architecture | |
| US5857090A (en) | Input/output subsystem having an integrated advanced programmable interrupt controller for use in a personal computer | |
| US4131941A (en) | Linked microprogrammed plural processor system | |
| US4456970A (en) | Interrupt system for peripheral controller | |
| WO1995034065A2 (en) | Disk drive connector interface for use on pci bus | |
| JPS59229648A (en) | Microprocessor | |
| US8145804B2 (en) | Systems and methods for transferring data to maintain preferred slot positions in a bi-endian processor | |
| US6154804A (en) | Multiprocessor communication using reduced addressing lines | |
| JPH0135367B2 (en) | ||
| EP0074704B1 (en) | Subsystem controller | |
| US4133028A (en) | Data processing system having a cpu register file and a memory address register separate therefrom | |
| CN1031607C (en) | Personal computer with replacement host controller card connector | |
| Winegarden | Bus architecture of a system on a chip with user-configurable system logic | |
| CS225274B1 (en) | Computer Operating Processor | |
| JPH0227696B2 (en) | JOHOSHORISOCHI | |
| US5944808A (en) | Partial parity correction logic | |
| Matthews et al. | Single-chip processor runs Lisp environments | |
| WO1988010468A1 (en) | Multiply-installable, multi-processor board for personal computer and workstation expansion buses | |
| JP2561796B2 (en) | Personal computer system |