CS224731B1

CS224731B1 - Connexion of data circuits of quick-acting buffer memory

Info

Publication number: CS224731B1
Application number: CS310682A
Authority: CS
Inventors: Josef Ing Kelbler
Original assignee: Josef Ing Kelbler
Priority date: 1982-06-30
Filing date: 1982-06-30
Publication date: 1984-01-16

Description

Vynález ae týká zapojení datových obvodů rychlé vyrovnávací paměti.The invention relates to the connection of cache data circuits.

Dosavadní známá zapojení datových obvodů rychlých vyrovnávacích pamětí měla přímou cestu mezi operační pamětí a operačním procesorem vytvořenou tak, ža tato. cesta spojovala v plné šíři datovou sběrnici z operační paměti s operačním procesorem, to znamená, že v počítači, který používá tok dat v operačním procesoru meněí než je šířka datové sběrnice z hlavní paměti, je toto řeěení nepoužitelné. Výstupní datové registry dosavadních známých zapojení datových obvodů rychlých vyrovnávacích paměti mají stejnou šířku jako je šířka toku dat operačního procesoru. U rychlých vyrovnávacích pamětí, kde při každém zápisu z operačního procesoru do rychlé vyrovnávací paměti sa provádí vždy zápis do operační paměti, může nastat jev, že jednoduchý datový registr nestačí časově uspokojit požadavky operačního procesoru. Tento jev nastává hlavně u operací přesouvajících'data z jednoho místa operační paměti na druhá.The prior art cached data circuit circuits had a direct path between the operating memory and the operating processor constructed as such. the path connected the data bus from the operating memory to the operating processor in its entirety, that is, this solution is useless on a computer that uses the data flow in the operating processor less than the data bus width from main memory. The output data registers of the prior art cached data circuit circuits have the same width as the data flow width of the operating processor. For buffers, where each write from the operating processor to the cache is always written to the operating memory, it may occur that a simple data register is not sufficient to satisfy the operating processor's requirements in time. This phenomenon occurs mainly in operations moving data from one memory location to another.

Tyto nevýhody odstraňuje zapojení datových obvodů rychlé vyrovnávací paměti podle vynálezu, jehož podstata spočívá v tom, že výstup prvního vysílače dat je prostřednictvím první přímá datové sběrnice spojen ee vstupem prvního vstupního registru, jehož výstup je spojen s prvním vstupem pomocného datového multiplexoru a se vstupem prvního datového registru, jehož výstup je spojen s prvním vstupem prvního datového multiplexoru, přičemž výstup druhého vysílače dat je prostřednictvím druhé přímé datové sběrnice apojen sa vatu224731 pem druhého vstupního registru, jehož výstup je spojen s druhým vstupem pomocného datového multiplexoru β se vstupem druhého datového registru, jehož výstup je spojen a prvním vstupem druhého datového multiplexoru, zatímco datový vstup celého obvodu je spojen se vstupem prvního výstupního datového registru a se vstupem druhého výstupního datového registru, jehož výstup je spojen se vstupem druhého vysílače dat s s druhým vstupem druhého datového multiplexoru, jehož výstup je spojen a druhým datovým vstupem datové části rychlé vyrovnávací paměti, přitom výstup prvního výstupního datového registru je spojen se vstupem prvního vysílače dat a s druhým vstupem prvního datového multiplexoru, jehož výstup Je spojen β prvním datovým vstupem datové části rychlé vyrovnévsoí paměti a adresový vstup celého obvodu je spojen s adresovým vstupem datové části rychlé vyrovnávací paměti, jejíž výstup je prostřednictvím vnitřní datové sbérnice spojen s výstupem pomocného datového multiplexoru.These disadvantages are overcome by the connection of the data buffer circuits according to the invention, which is characterized in that the output of the first data transmitter is connected via the first direct data bus to the input of the first input register, the output of which is connected to the first input of the auxiliary data multiplexer and the input of the first a data register the output of which is connected to the first input of the first data multiplexer, the output of the second data transmitter being connected via a second direct data bus and connected to the second input register, the output of which is connected to the second input of the auxiliary data multiplexer β whose output is coupled to the first input of the second data multiplexer, while the data input of the entire circuit is coupled to the input of the first output data register and to the input of the second output data register whose output is associated with e the input of a second data transmitter with a second input of a second data multiplexer, the output of which is connected and a second data input of a data part of the cache, the output of the first output data register being connected to the input of the first data transmitter; β the first data input of the data buffer part of the memory buffer and the address input of the entire circuit is coupled to the address input of the data part of the cache buffer, the output of which is connected via the internal data bus to the output of the auxiliary data multiplexer.

Na připojeném výkresu je znázornén příklad zapojení datových obvodů rychlé vyrovnávací paměti.The attached drawing shows an example of the connection of cache data circuits.

Výstup 151 prvního vysílače 15 dat. je prostřednictvím první přímé datové sběrnice 5 spojen se vstupem prvního vstupního registru g, jehož výstup 61 je spojen s prvním vstupem pomocného datového multiplexoru 13 a se vstupem prvního datového registru 8, jehož výstup 8, jehož výstup 81 je spojen a prvním vstupem prvního datového multiplexoru 10. Výstup 141 druhého vysílače 14 dat je prostřednictvím druhé přímé datové sběrnice 4 spojen se vstupem druhého vstupního registru J, jehož výstup 71 je spojen s druhým vstupem pomocného datového multiplexoru 13 a sa vstupem druhého datového registru jehož výstup 91 je spojen s prvním vstupem druhého datového multiplexoru 11. Datový vstup j celého obvodu je spojen se vstupem prvního výstupního datového registru 17 a se vstupem druhého výstupního datového registru 16, jehož výstup 161 je spojen se vstupem druhého vysílače 14 dat a s druhým vstupem druhého datového multiplexoru 11, jehož výstup 111 je spojen s druhým datovým vstupem datové části rychlé vyrovnávací paměti 12. Výstup 171 prvního výstupního datového registru 1? je spojen se vstupem prvního vysílače 15 dat a β druhým vstupem prvního datového multiplexoru 10, jehož výstup 101 js spojen s prvním dstovým vstu pem datové části rychlé vyrovnávací psměti 12. Adresový vstup 2 celého obvodu je spojen a adresovým vstupem datové části rychlé vyrovnávací paměti 12. jejíž výstup 121 je prostřednictvím vnitřní datové sběrnice 2 spojen s výstupem 131 pomoaného datového multiplexoru 13.Output 151 of the first data transmitter 15. is connected via the first direct data bus 5 to the input of the first input register g whose output 61 is connected to the first input of the auxiliary data multiplexer 13 and to the input of the first data register 8 whose output 8 whose output 81 is connected and the first input of the first data multiplexer 10. The output 141 of the second data transmitter 14 is connected via a second direct data bus 4 to the input of the second input register J, the output 71 of which is connected to the second input of the auxiliary data multiplexer 13 and to the input of the second data register. The data input j of the entire circuit is connected to the input of the first output data register 17 and the input of the second output data register 16, the output 161 of which is connected to the input of the second data transmitter 14 and the second input of the second data multiplexer 11 whose output 111 is connected with the other m by the data input of the data portion of the cache 12. Output 171 of the first output data register 1? is connected to the input of the first data transmitter 15 and β to the second input of the first data multiplexer 10, whose output 101 is coupled to the first inlet of the data buffer part 12. The address input 2 of the entire circuit is coupled to the address input of the data buffer part 12. the output 121 of which is connected via the internal data bus 2 to the output 131 of the auxiliary data multiplexer 13.

Kromě adresového vstupu 1 je šířka toku dat maži jednotlivými členy obvodu stejná.In addition to address input 1, the data flow width erases the same circuit members.

Z operačního procesoru jsou ns datový vstup J celého obvodu přivedena vysílaná data.From the operating processor ns data input J of the entire circuit is transmitted data.

Odtud jsou nahrána buó do prvního výstupního datového registru 17. nebo do druhého výstupního datového registru 16. Data z výstupu 161 druhého výstupního datového registru 16 jsou přivedena ne vstup druhého vysílače 14 dat, z jehož výstupu 141 jsou vysílána v případě zápisu do operační paměti ns druhou přímou datovou sběrnici 4. Podobně data z výstupu 171 prvního výstupního dstového registruji jsou přivedena na vstup prvního vysílače 15 dat, z jehož výstupu 1£1 jsou vysílána v případě zápisu do operační paměti na první přímou ds3 tovou sběrnici jg. Prostřednictvím první i druhé přímé datové sběrnice 5. e 4, která je také vstupem i výstupem celého obvodu, mohou být data posílána do operační paměti. Při čtení nového bloku dat z operační paměti do paměti i2 dat rychlá vyrovnávací paméti jsou data posílána z operační paměti na první i druhou přímou datovou sběrnici 5 a 4. Z první přímé datové sběrnice £ jsou data nahrána do prvního vstupního registru 6, z jehož výstupu 61 jsou data přivedena na první vstup pomocného datového multiplexoru lj a na vstup prvního datového registru 8 do kterého jsou nshréna. Podobně z druhé přímé datové sběrnice 4 jsou data nahrána do druhého vstupního registru 2» z Jehož výstupu 71 jsou data přivedena ns druhý vstup pomocného datového multiplexoru 13 a na vstup druhého datového registru do kterého jsou nahrána. Při funkci nahrávání nového bloku dat do paměti 12 dat, postupují data z výstupu 81 prvního datového registru 8 přes první vstup prvního datového multiplexoru 10 na jeho výstup 101 e odtud na první datový vstup paměti 12 dat. Rovněž data z výstupu 91 druhého datového registru % postupují přes první.vstup druhého datového multiplexoru 11 na jeho výstup 111 a odtud ns druhý datový vstup paměti 12 dat. Data na datových vstupech paměti 12 dat jsou pak nahrána do této paměti pomocí adresy, které je přivedena z adresového vstupu JL celého obvodu na adresový vstup paměti 12 dat. Při funkci Zápiau dat z výstupních datových registrů 16 a 17 do paměti 12 dat, postupují data z výstupu 171 prvního výstupního datového registru 17 přes druhý vstup prvního datového multiplexoru 10 na Jeho výstup 101 a odtud na první datový vstup paměti 12 det. Rovněž data z výstupu 3.61 druhého výstupního datového registru 16 postupují přes druhý vstup druhého datového multiplexoru 11 na jeho výstup 111 a odtud na druhý datový vstup paměti i2 dat. Při funkci čtení dat z paměti 12 dat ae vybavená data z výstupu 121 paměti 12 dat vysílají na vnitřní datovou sběrnici 2. Při funkci nahrávání nového bloku dat z operační paměti do paměti 12 dat, vybírá pomocný datový multiplexor 13 deta ze svého prvního nebo druhého vstupu a vybrané data posílá prostřednictvím svého výstupu 131 na vnitřní datovou sběrnici 2. Tím jsou žádaná data rychleji k dispozici pro operační procesor, nebojí vnitřní datová sběrnice 2 je vlastně výstupem z celého obvodu a je zavedena až do operačního procesoru.From there, they are either loaded into the first output data register 17 or the second output data register 16. Data from the output 161 of the second output data register 16 is fed to the input of the second data transmitter 14, whose output 141 is transmitted when written to the ns memory. Similarly, data from the output 171 of the first output dst register is input to the first data transmitter 15, whose output 17 is transmitted when it is written to the memory on the first direct ds3 bus. By means of the first and second direct data bus 5, e 4, which is also the input and output of the entire circuit, data can be sent to the operating memory. When a new block of data is read from the operating memory to the cached data memory i2, the data is sent from the operating memory to the first and second direct data buses 5 and 4. From the first direct data bus 6, the data is loaded into the first input register 6, 61, the data is applied to the first input of the auxiliary data multiplexer 11 and to the input of the first data register 8 into which it is nshren. Similarly, from the second direct data bus 4, the data is loaded into the second input register 2 from whose output 71 the data is fed to the second input of the auxiliary data multiplexer 13 and to the input of the second data register into which it is loaded. In the function of loading a new data block into the data memory 12, the data from the output 81 of the first data register 8 passes through the first input of the first data multiplexer 10 to its output 101e from there to the first data input of the data memory 12. Also, the data from the output 91 of the second data register 10 passes through the first input of the second data multiplexer 11 to its output 111 and from there ns the second data input of the data memory 12. The data at the data inputs of the data memory 12 is then loaded into the memory by an address that is fed from the address input J1 of the entire circuit to the address input of the data memory 12. In the function of recording data from the output data registers 16 and 17 into the data memory 12, the data from output 171 of the first output data register 17 passes through the second input of the first data multiplexer 10 to its output 101 and thence to the first data input of the det. Also, the data from the output 3.61 of the second output data register 16 passes through the second input of the second data multiplexer 11 to its output 111 and from there to the second data input of the data memory 12. In the function of reading data from the data memory 12 and the equipped data from the output of data memory 12 transmits to the internal data bus 2. In the function of loading a new block of data from the operating memory into data memory 12, the auxiliary data multiplexer 13 selects deta from its first or second input and sends the selected data via its output 131 to the internal data bus 2. Thus, the requested data is more readily available to the operational processor, since the internal data bus 2 is actually output from the entire circuit and is fed into the operational processor.

Zapojení datových obvodů rychlé vyrovnávací paměti podle vynálezu používá dvojitý výstupní datový registr a k tomu patřičné uspořádání obvodů. Toto řešení je zvlášt výhodné v rychlých vyrovnávacích pamětech pracujících s režimem zápisu, kdy každý zápis generovaný operačním procesorem sa provádí vždy do operační paměti. Tímto řešením se sníží počet styků zápisů jak do rychlé vyrovnávací paměti, tak hlavně do operační paměti. Tím se sníží četnost blokování operačního procesoru z důvodu ještě nedokončeného zápisu a tak se zvýší výkon operačního procesoru. Rovněž použití pomocného datového multiplexoru, který obchází pamět dat rychlé vyrovnávací paměti a který vybírá jednu nebo druhou část dat ještě před zápisem do paměti dat a tato data posílá přes vnitřní datovou sběrnici do operačního procesoru, přispívá k zvýšení propustnosti pamětového systému a tudíž i k zvýšení výkonu operačního procesoru.The cache circuit circuitry of the present invention uses a dual output data register and circuit arrangement accordingly. This solution is particularly advantageous in write-mode caches, where each write generated by the operating processor is always executed into the operating memory. This solution reduces the number of write connections to both the cache and the main memory. This reduces the frequency of blocking of the operating processor due to the incomplete writing and thus increases the performance of the operating processor. Also, using an auxiliary data multiplexer that bypasses the cache memory data and selects one or the other part of the data before it is written to the data memory and sends this data via the internal data bus to the operating processor contributes to increasing memory system throughput and hence performance operating processor.

Zapojení podle vynálezu lze a výhodou použít v počítačích používajících rychlé vyrovnávací paměti.The circuitry of the present invention can and advantageously be used in computers using cache buffers.

Claims

Cache circuitry connection characterized in that the output (15D of the first data transmitter (15) is connected via the first direct data bus (5) to the input of the first input register (6), the output of which (61) is connected to a first input of the auxiliary data multiplexer (13) and an input of the first data register (8) whose output (81) is connected to the first input of the first data multiplexer (10), the output (141) of the second data transmitter (14) via the data bus (4) is connected to the input of the second input register (7), the output (71) of which is connected to the second input of the auxiliary data multiplexer (13) and the input of the second data register (9). input of the second data multiplexer (11), while the data input (3) of the whole circuit is connected to the input of the first output data register (Ϊ7) and the input of the second output data reg istru (16), whose output (161) is connected to input of second transmitter (14) dst and β by second input of second digest multiplexer (11), whose output (111) is connected and second data input of data part of cache (12) wherein the output (171) of the first output data register (17) is coupled to the input of the first data transmitter (15) with the second input of the first data multiplexer (10) whose output (101) is coupled to the first data input of the data buffer. It is connected to the address input of the data part of the cache (12), whose output (121) is connected via the internal data bus (2) to the output (131) of the auxiliary data multiplexer (13).