CS223069B1 - Sposob vytvárania hradiel tranzistorov a spojovacích vodičov - Google Patents
Sposob vytvárania hradiel tranzistorov a spojovacích vodičov Download PDFInfo
- Publication number
- CS223069B1 CS223069B1 CS468881A CS468881A CS223069B1 CS 223069 B1 CS223069 B1 CS 223069B1 CS 468881 A CS468881 A CS 468881A CS 468881 A CS468881 A CS 468881A CS 223069 B1 CS223069 B1 CS 223069B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- layer
- etching
- polycrystalline silicon
- etch
- transistor
- Prior art date
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
Sposob vytvorenia hradiel tranzistorov a spojovacích vodičov v drážkách polovodičové] došky vytvořených najma V-leptom. Sposob prináša vyššie účinky oproti doterajšiemu stavu jednoduchou technológiou výroby hradiel tranzistorov v mikrometrovej respektive submikrometrovej oblasti a spojovacích vodičov vnořených do povrchu polovodičovej došky. Podstata spósobu je deponovanie určujúcej vrstvy a vytvorenie úzkého pásika z tejto vrstvy vo V-lepte leptáním bez maskovania. Sposob je určený najmá pre výrobu tranzistorov V—MOS s minimálnymi parazitnými kapacitami a dížkou kanálu v mikrometrovej, respektive submikrometrovej oblasti. Sposob bližšie objasní obrázok 2.
Description
223069
Vynález sa týká spůsobu vytvorenia hra-diel tranzistorov a spojovacích vodičov po-lovodičových prvkov v drážkách polovodi-čové] došky vytvrených najma V-leptom. V polovodičovej technike a predovšetkýmv obvodoch velkej integrácie je požiadavkaminimalizovat rozměry tranzistorov, znižo-vať parazitně kapacity a skracovať dížkyspojovacích vodičov. Jednou z metod výro-by tranzistorov MOS s velmi krátkými ka-nálmi, s relativné vysokým prienikovým na-patím a malou citlivosťou na efekty krát-kého kanálu, je technológia využívajúcaanizotropné leptáme, například V-lept. Ka-nál tranzistora je umiestnený vo vrchole, re-spektive blízko vrcholu V-leptu, hradlo tran-zistora je vytvořené maskou, ktorá přesahu-je okienko V-leptu. To znamená, že hradloje vytvořené nielen nad oblasťou kanálutranzistora, ale tiež nad susedlaclmi oblas-fami emitora a kolektore. To zvyšuje pa-razitně kapacity a znižuje tak hodnotu med-znej frekvencie tranzistora.
Je preto výhodné zmenšit tieto prekryvo-vé oblasti hradla respektive vytvořit samo-zákrytové hradlo vnútri V-leptu. U zložitej-ších integrovaných obvodov sa využívá spo-jovacej slete vodičov aj v niekolkých vrst-vách nad sebou, čo znižuje planaritu systé-mu a kladin zvýšené nároky na přechodymedzi vrstvami a na fotolitografické spra-covanie. Vedeme spojovacích vodičov vnútriV-leptov umožňuje jednoduché prepojeniehradiel, může zjednodušit prepojovaciu sieťvodičov a prispieť ku zmenšeniu plochy sy-stému. V technologii V-leptu sú známe spůsoby vy-tvárania hradiel tranzistorov ako napříkladdepozícia hliníka respektive polykryštalic-kého kremíka a vytvarovania hradla pomo-cou masky. Maska má spravidla vačšie roz-měry než okienko V-leptu, je nutná přesnáorientácia masky a na tenkom hradlovomoxide sú prekryvy hradla tranzistora nadoblasťami emitora a kolektora. Dalšou me-todou je depozícia polykryštalického kremí-ka a nasledujúce zbrúsenie vrstvy tak, žepolykryštalický křemík ostane len v dráž-kách V-leptu. Zbrusovanie polykryštalic-kého kremíka na celej ploché došky je tech-nicky náročné a na tenkom hradlovom oxi-de ostávajú prekryvy hradla tranzistora nadoblasťami emitora a kolektora. V inej me-tóde s,a na došku s deponovanou vrstvoupolykryštalického kremíka nanesie vrstvanapříklad pozitívneho fotolaku a ten sa přivyvolávaní odstraňuje z celej plochy doš-ky. Vo V-leptoch ostanú zbytky fotolaku vdůsledku jeho váčšej hrůbky vzniknutej roz-těkáním pri nanášaní. Zbytky fotolaku voV-leptoch slúžia potom ako maska pre tva-rovanie polykryštalického kremíka. Fotolakna ploché došky nemusí byť nanesený do-statečné homogénne, zbytky fotolaku vo V--leptoch potom nemajú rovnakú a reprodu-kovatelnú hrůbku v různých mieetach doš-ky a vo V-leptoch s různou orientácíou. V technologii integrovaných obvodov súznáme spůsoby vytvárania vodivých spojovv systéme například difúziou respektive im-plantáciou vodivých oblastí, oddělených odpodložky pirechodom PN. Tieto oblasti má-jů voči podložke istú vlastnú kapacitu, kto-rá je závislá na napatí. Sleť vodivých ob-lastí musí byť tvarovaná maskováním. Spo-jované vodiče sú dalej vytvárané depozí-ciou vodivých materiálov například hliníkaalebo polykryštalického kremíka na izolač-nú vrstvu například oxidu. Vytváranie via-cerých vrstiev nad sebou narušuje plana-ritu systému a zmenšuje električku spoleh-livost pri vedení spojov cez hrany schod-kov jednotlivých vrstiev. Sieť vodičov musíbyť taktiež tvarovaná maskováním.
Tieto doterajšie nevýhody odstraňuje spo-sob vytvorenia hradiel tranzistorov a spojo-vacích vodičov polovodičových prvkov vdrážkách polovodičovej došky vytvořenýchnajma V-leptom a to tak, že na celom povr-chu polovodičovej došky sa vytvoří základ-ná vrstva, na ktorú sa deponuje určujúcavrstva. Podstatou spůsobu je, že určujúcavrstva sa .zleptá tak, že iba vo vrchole V--leptov ostanú neodleptané zbytky určujúcejvrstvy, pričom určujúca vrstva je tvořená na-příklad polykryštalickým kremíkom a na jejzleptanie sa použije například leptadlo ob-sahujúce etyléndiamín, pyrokatechín a vo-du. Deponovaná hrúbka určujúcej vrstvymusí byť váčšia ako l,4násobok výslednejhrůbky neodleptaného zbytku určujúcejvrstvy vo V-lepte a může byť menšia akol,4násobok celkovej hlbky V-leptu.
Vyššie účinky podl'a vynálezu oproti do-terajšiemu stavu spočívajú v jednoduchejtechnologii, samonastavitefnosti hradieltranzistorov respektive spojovacích vodičovv drážkách polovodičovej došky, najma voV-leptoch, bez nutnosti mastkovania, mož-nosťou realizovat samozákrytovú technoló-giu s týmito hradlami v míkrometrovej res-pektive submikrometrovej oblasti a možnos-ti realizovat spojovacie vodiče v rovině vno-renej do povrchu polovodičovej došky.
Vynález objasní přiložený výkres vozvačšenom ireze, kde na obrázku 1 je na-značený stav po depozícii určujúcej vrstvya na obrázku 2 je znázorněný stav po vý-slednom leptaní určujúcej vrstvy.
Postup podlá vynálezu je možné použitnapříklad u týchto dvoch príkladov. Nakremíkovej doske 1 je vytvořená základnávrstva 2 ako je zřejmé na obrázkoch 1 a 2.Základná vrstva 2 je tvořená len dielektri-kom například oxidom. Na základná vrstvu2 sa deponuje určujúca vrstva 3, ktorá mápožadovanú hrůbku 4 a je tvořená napříkladpolykryštalickým kremíkom. Keďže stenyV-leptu zvlerajú vo vrchole přibližné uhol70°, z geometrie V-leptu vyplývá, že vovrchole V-leptu je hrúbka určujúcej vrstvy5 přibližné o 70 % váčšia než deponovanáhrúbka určujúcej vrstvy 4. V ďalšom se lep-
Claims (2)
- 5 223069 tá určujúca vrstva 3, pričom doba lepta-nia sa nastaví tak, aby sa odleptala hrúbkaurčujúcej vrstvy 4 mimo V-lept a vo vrcho-le V-leptu zostal úzký pásik určujúcej vrst-vy výslednej hrůbky 6. Úzký pásik určujú-cej virstvy vo V-lepte je tak definovaný V-leptom, hrúbkou deponovanej určujúcej vrst-vy a dobou leptania. Pasky určujúcej vrst-vy 3 vo vrchole V-leptu tvořené napříkladpolykryštalickým kremíkom slúžia akohradla tranzistorov respektive spojovacievodiče v drážkách V-leptov. V druhom pří-klade je základná vrstva 2 t-vorená dielek-trikom například oxidom, na ktorý je na-viac deponovaná kovová vrstva napříkladmolybden. Na túto základů vrstvu 2 sa de-ponuje určujúca vrstva 3 například poly-kryštalický křemík, ktorý sa leptá vyššiepopísaným spňsobom, s cieíom vytvořit úzképásiky polykryštalického kremíka vo V-lep-te. Pásiky polykryštalického kremíka slúžiaďalej ako maska, pomocou ktorej sa vylep-tajú odpovedajúee pásiky kovověj vrstvy.Pásiky kovověj vrstvy například molybdénuslúžia potom ako hradlá tranzistorov res-pektive spojovacie vodiče v drážkách V-lep-tu. Z geometrie V-leptu vyplývá, že v obochpríkladoch hrubka určujúcej vrstvy 4 mu-sí byť vačšia než l,4krát výsledná hrúbkazbytku určujúcej vrstvy 6 vo vrchole V-lep-tu po leptaní. Ďalej odtial' vyplývá, že de-ponovanie určujúcej vrstvy 3 o hrúbkel,4krát híbka V-leptu tento V-lept temervyrovná a ďalšie zváčšovanie hrůbky urču-júcej vrstvy 3 nemá vačší účinok. Při výrobo laterálneho tranzistora V—MOSje technológia v prvej časti formálně zhod-ná s přípravou planárneho tranzistora MOS.Rozdiel je predovšetkým v tom, že V-leptpřesekne difúznu oblast na oblasti emitoraa kolektora a kanál tranzistora je umiest-nený vo vrchole respektive blízko vrcholuV-leptu. Základná postupnost operácií mů-že byť nasledujúca — oxidácia povrchu doš-ky pre maskovaní©, vymedzenie difúznej ob-lasti emitora a kolektora maskou, difúzia oblasti emitora a kolektora a súčasná re-oxidácia, vymedzenie oblastí V-leptu mas-kou, anizotropné leptanie V-štruktúry a vy-tvořeni© hradlového oxidu. Při realizáciispojovacích vodičov vo V-lepte je nutnépřed hradlovým oxidom vytvořit na přísluš-ných častiach V-leptu hrubý oxid napříkladlokálnou oxidáciou. Další postup pri využití vynálezu je na-příklad depozícia polykryštalického kremí-ka a jeho leptanie s cieíom vytvořit úzképásiky polykryštalického kremíka vo V-lep-te. Bol vyskúšaný ’ nasledujúci postup a vý-sledok bol overený na rastrovacom mikro-skope. Na kremíkovej doske so sústavou V--leptou s vytvořeným hradlovým oxidom100 nm bola deponovaná vrstva polykryš-talického kremíka o hrúbke 850 nm. Vovrchole V-leptu bola namerená zváčšenáhrúbka 1500 nm. Polykryštalický křemík boldeponovaný pri teplote 650 °C pri zníženomtlaku — LPCVD a bol dopovaný fosforom nabežnú koncentráciu příměsi. V ďalšom bola vrstva polykryštalickéhokremíka leptaná bez masky na celej plochédošky v roztoku 250 ml etyléndiamínu, 44gramov pyrokatechínu a 110 ml deionizo-vanej vody pri teplote 100 °C až 105 °C. Pojednej minúte leptania bol polykryštalickýkřemík zleptaný z povrchu došky a iba voV-leptoch ostali pásiky polykryštalickéhokremíka přibližné trojúhelníkového profiluo výške přibližné 560 nm, Nasledujúci technologický postup sa mů-že zhodovať so štandartnou výrobou samo-zákrytových tranzistorov MOS. Základná po-stupnost operácií může byť nasledujúca —— implantácia oblastí emitora a kolektoravyužívajúca samozákryt hradla a aktiváciapříměsí, otvorenie kontaktových okienok,naparenie hliníka, leptanie hliníka cez mas-ku, sintrovanie hliníka, depozícia pasivačné-ho oxidu a otvorenie expandovaných kon-takt ov. Spůsob podlá vynálezu je určený k vy-užitiu pri výrobě například tranzistorovV—MOS. PREDMET VYNÁLEZU1. Spůsob vytvárania hradiel tranzisto-rov a spojovacích vodičov polovodičovýchprvkov v drážkách polovodičovej došky vy-tvrených najma V-leptom, a to tak, že nacelom povrchu polovodičovej došky sa vy-tvoří základná vrstva, na ktorú sa deponujeurčujúca vrstva, vyznačený tým, že určujú-ca vrstva sa odleptá tak, že iba vo vrcholeV-leptu zostane neodleptaný zbytok urču-júcej vrstvy, pričom určujúca vrstva je tvo-řená například polykryštalickým kremíkom a na jej odleptanie sa použije napříkladleptadlo obsahujúce etyléndiamin, pyroka-techín a vodu.
- 2. Spůsob vytvárania hradiel tranzistorova spojovacích vodičov podlá bodu 1 vyzna-čený tým, že deponovaná hrúbka určujúcejvrstvy musí byť vačšia ako 1,4-násobok vý-slednej hrůbky neodleptaného zbytku urču-júcej vrstvy vo V-lepte a může byť menšiaako l,4násobok celkovej hlbky V-leptu. 1 list výkresov
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS468881A CS223069B1 (cs) | 1981-06-22 | 1981-06-22 | Sposob vytvárania hradiel tranzistorov a spojovacích vodičov |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS468881A CS223069B1 (cs) | 1981-06-22 | 1981-06-22 | Sposob vytvárania hradiel tranzistorov a spojovacích vodičov |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS223069B1 true CS223069B1 (cs) | 1983-08-26 |
Family
ID=5390207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS468881A CS223069B1 (cs) | 1981-06-22 | 1981-06-22 | Sposob vytvárania hradiel tranzistorov a spojovacích vodičov |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS223069B1 (cs) |
-
1981
- 1981-06-22 CS CS468881A patent/CS223069B1/cs unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4319395A (en) | Method of making self-aligned device | |
| CA1159953A (en) | V-mos device with self-aligned multiple electrodes | |
| US4722910A (en) | Partially self-aligned metal contact process | |
| US4672419A (en) | Metal gate, interconnect and contact system for VLSI devices | |
| US4063992A (en) | Edge etch method for producing narrow openings to the surface of materials | |
| JPS58107637A (ja) | 細い溝を基板領域に設ける方法及びそのような基板領域を具える装置 | |
| JPH0322053B2 (cs) | ||
| JPH0391930A (ja) | 半導体装置の製造方法 | |
| EP0083816A1 (en) | Semiconductor device having an interconnection pattern | |
| US4689872A (en) | Method of manufacturing a semiconductor device | |
| JPH06204165A (ja) | 半導体構造上の接点スタッドの製造方法 | |
| EP0073697B1 (en) | Method of forming a metal semiconductor field effect transistor | |
| EP0058124B1 (en) | Polycrystalline silicon schottky diode array and method of manufacturing | |
| US6451652B1 (en) | Method for forming an EEPROM cell together with transistor for peripheral circuits | |
| US4525733A (en) | Patterning method for reducing hillock density in thin metal films and a structure produced thereby | |
| NL8402859A (nl) | Werkwijze voor het vervaardigen van submicrongroeven in bijvoorbeeld halfgeleidermateriaal en met deze werkwijze verkregen inrichtingen. | |
| US3449825A (en) | Fabrication of semiconductor devices | |
| USRE32207E (en) | Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide | |
| US3766448A (en) | Integrated igfet circuits with increased inversion voltage under metallization runs | |
| US4628339A (en) | Polycrystalline silicon Schottky diode array | |
| CS223069B1 (cs) | Sposob vytvárania hradiel tranzistorov a spojovacích vodičov | |
| US4877749A (en) | Method of forming a low loss FET | |
| US4929568A (en) | Method of isolating a top gate of a MESFET and the resulting device | |
| NL8701032A (nl) | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen. | |
| US3823349A (en) | Interconnection metallurgy system for semiconductor devices |