CS223069B1

CS223069B1 - Method of producing gates for transistors and connecting conductors

Info

Publication number: CS223069B1
Application number: CS468881A
Authority: CS
Inventors: Ivan Dolezal; Jozef Richvalsky
Original assignee: Ivan Dolezal; Jozef Richvalsky
Priority date: 1981-06-22
Filing date: 1981-06-22
Publication date: 1983-08-26

Abstract

Sposob vytvorenia hradiel tranzistorov a spojovacích vodičov v drážkách polovodičové] došky vytvořených najma V-leptom. Sposob prináša vyššie účinky oproti doterajšiemu stavu jednoduchou technológiou výroby hradiel tranzistorov v mikrometrovej respektive submikrometrovej oblasti a spojovacích vodičov vnořených do povrchu polovodičovej došky. Podstata spósobu je deponovanie určujúcej vrstvy a vytvorenie úzkého pásika z tejto vrstvy vo V-lepte leptáním bez maskovania. Sposob je určený najmá pre výrobu tranzistorov V—MOS s minimálnymi parazitnými kapacitami a dížkou kanálu v mikrometrovej, respektive submikrometrovej oblasti. Sposob bližšie objasní obrázok 2.Method of creating gates of transistors a connecting conductors in semiconductor grooves] thatch made by V-etch. The method has higher effects than before technology production of gates of transistors in micrometer respectively the sub-micrometer region and the coupling conductors nested in the semiconductor surface thatch. The nature of the way is depositing determining layer and creating a narrow one tape from this layer in etch etching without masking. The method is determined by the most common for manufacturing transistors V — MOS with minimal parasitic capacities and length channel in micrometer and submicrometer respectively areas. Please explain in more detail Figure 2.

Description

Vynález sa týká spůsobu vytvorenia hradiel tranzistorov -a spojovacích vodičov polovodičových prvkov v drážkách polovodičové) došky vytvrených najma V-leptom.BACKGROUND OF THE INVENTION The present invention relates to a method of forming transistor gates and connecting conductors of semiconductor elements in semiconductor thatch grooves, in particular V etched.

V polovodičové) technike a predovšetkým v obvodoch velkej integrácie je požiadavka minimalizovat rozměry tranzistorov, znižovať parazitně kapacity a skracovať dížky spojovacích vodičov. Jednou z metod výroby tranzistorov MOS s velmi krátkými kanálmi, s relativné vysokým prienikovým napatím a malou citlivosťou na efekty krátkého kanálu, je technológia využívajúca anizotropné leptanie, například V-lept. Kanál tranzistora je umiestnený vo vrchole, respektive blízko vrcholu V-leptu, hradlo tranzistora je vytvořené maskou, ktorá přesahuje okíenko V-leptu. To znamená, že hradlo je vytvořené nielen nad oblasťou kanálu tranzistora, ale tiež nad susediacimi oblastami emitora a kolektora. To zvyšuje parazitně kapacity a znižuje tak hodnotu medznej frekvencie tranzistora.In semiconductor technology, and especially in large integration circuits, there is a requirement to minimize transistor dimensions, reduce parasitic capacities, and shorten the length of the connecting conductors. One method of manufacturing very short channel MOS transistors, with relatively high breakdown voltage and low sensitivity to short channel effects, is anisotropic etching technology such as V-etching. The transistor channel is located at or near the top of the V-etching, the gate of the transistor being formed by a mask that extends beyond the window of the V-etching. That is, the gate is formed not only above the transistor channel area but also above the adjacent emitter and collector areas. This increases parasitic capacitances and reduces the transistor cutoff frequency value.

Je preto výhodné zmenšit tieto prekryvové oblasti hradla respektive vytvořit samozákrytové hradlo vnútri V-leptu. U zložitejších integrovaných obvodov sa využívá spojovacej slete vodičov aj v niekolkých vrstvách nad sebou, čo znižuje planaritu systému a kladie zvýšené nároky na přechody medzi vrstvami a na fotolítografické spracovanie. Vedeme spojovacích vodičov vnútri V-leptov umožňuje jednoduché prepojenie hradiel, može zjednodušit prepojovaciu sleť vodičov a prispiet ku zmenšeniu plochy systému.It is therefore advantageous to reduce these gate overlap regions or to create a self-covering gate inside the V-etching. For more complex integrated circuits, the conductor splice is also used in multiple layers above each other, which reduces the planarity of the system and places increased demands on layer transitions and photolithographic processing. We lead the interconnecting conductors inside the V-etch allowing easy interconnection of the gates, it can simplify the interconnection of the conductors and contribute to the reduction of the system area.

V technologii V-leptu sú známe spóssby vytvárania hradiel tranzistorov ako například depozícia hliníka respektive polykryštalického kremíka a vytvarovania hradla pomocou masky. Maska má spravidla vačšie rozměry než okíenko V-leptu, je nutná přesná orientácia masky a na tenkom hradlovom oxide sú prekryvy hradla tranzistora nad oblast,ami emitora a kolektora. Dalšou metodou je depozícia polykryštalického kremíka a nasledujúce zbrúsenie vrstvy tak, že polykryštalický křemík ostane len v drážkách V-leptu. Zbrusovanie polykryštalického kremíka na celej ploché došky je technicky náročné a na tenkom hradlovom oxide ostávajú prekryvy hradla tranzistora nad oblasťami emitora a kolektora. V inej metóde s,a na došku s deponovanou vrstvou polykryštalického kremíka nanesie vrstva například pozitívneho fotolaku a ten sa pri vyvolávaní odstraňuje z celej plochy došky. Vo V-leptoch ostanú zbytky fotolaku v důsledku jeho váčšej hrůbky vznlknutej roztěkáním pri nanášaní. Zbytky fotolaku vo V-leptoch slúžia potom ako maska pre tvarovanie polykryštalického kremíka. Fotolak na ploché došky nemusí byť nanesený dostatečné homogénne, zbytky fotolaku vo V-leptoch potom nemajú rovnakú a reprodukovatelnú hrůbku v různých miestach došky a vo V-leptoch s různou orientáciou.Methods of forming transistor gates such as aluminum deposition or polycrystalline silicon and masking the gate are known in V-etching technology. As a rule, the mask has larger dimensions than the V-etch window, the exact orientation of the mask is required, and on the thin gate oxide there are overlays of the transistor gate over the region of the emitter and collector. Another method is deposition of polycrystalline silicon and subsequent abrasion of the layer so that polycrystalline silicon remains only in the V-etched grooves. Polishing of polycrystalline silicon on the whole flat thatch is technically demanding, and on the thin gate oxide the transistor gate overlaps over the emitter and collector areas remain. In another method with and on a deposition layer of polycrystalline silicon, a layer of, for example, a positive photo-paint is deposited and is removed from the whole surface of the thatch when developed. In the V-etch there will be residues of the photo-paint due to its greater depth due to spreading during application. The photo-paint residues in the V-etch then serve as a mask for shaping the polycrystalline silicon. Photo opaque may not be applied sufficiently homogeneously, the V-etch residue in the V-etch does not have the same and reproducible depth at different locations in the thatch and in the V-etch with different orientations.

V technologii integrovaných obvodov sú známe spůsoby vytvárania vodivých spojov v systéme například difúziou respektive implantáciou vodivých oblastí, oddělených od podložky prechodom PN. Tieto oblasti majú voči podložke istú vlastnú kapacitu, ktorá je závislá na napatí. Sleť vodivých oblastí musí byť tvarovaná maskováním. Spojovacie vodiče sú ďalej vytvárané depozíciou vodivých materiálov například hliníka alebo polykryštalického kremíka na izolačnú vrstvu například oxidu. Vytváranie viacerých vrstiev nad sebou narušuje planaritu systému a zmenšuje elektrická spolahllvosť pri vedení spojov cez hrany schodkov jednotlivých vrstiev. Sieť vodičov musí byť taktiež tvarovaná maskováním.In integrated circuit technology, methods of forming conductive connections in the system are known, for example, by diffusion or implantation of conductive regions separated from the substrate by PN junction. These areas have a certain voltage-dependent capacity in relation to the substrate. The network of conductive areas must be camouflaged. The bonding conductors are further formed by the deposition of conductive materials such as aluminum or polycrystalline silicon on an insulating layer of, for example, oxide. The formation of multiple layers above one another disrupts the planarity of the system and reduces the electrical reliability when routing joints across the edges of the individual layer deficits. The conductor network must also be camouflaged.

Tieto doterajšie nevýhody odstraňuje spůsob vytvorenia hradiel tranzistorov a spojovacích vodičov polovodičových prvkov v drážkách polovodičové) došky vytvořených najma V-leptom a to tak, že na celom povrchu potovodičovej došky sa vytvoří základná vrstva, na ktorú sa deponuje určujúca vrstva. Podstatou spůsobu je, že určujúca vrstva sa .zleptá tak, že iba vo vrchole V-leptov ostanú neodleptané zbytky určujúcej vrstvy, pričom určujúca vrstva je tvořená například polykryštalickým kremíkom a na jej zleptanie sa použije například leptadlo obsahujúce etyléndiamín, pyrokatechín a vodu. Deponovaná hrúbka určujúcej vrstvy musí byť váčšia ako l,4násobok výslednej hrůbky neodleptaného zbytku určujúcej vrstvy vo V-lepte a může byť menšia ako l,4násobok celkovej hlbky V-leptu.These previous disadvantages are overcome by the method of forming the transistor gates and the connecting conductors of the semiconductor elements in the semiconductor thatch slots formed, in particular, by the V etching, such that a base layer is formed on the entire surface of the float thatch. The principle is that the identification layer is etched so that only the remains of the identification layer remain at the top of the V-etch, the identification layer being, for example, polycrystalline silicon and, for example, an etching agent containing ethylenediamine, pyrocatechin and water is used to etch it. The deposited thickness of the identifying layer must be greater than 1.4 times the resulting depth of the non-etched residue of the identifying layer in the V-etch and may be less than 1.4 times the total depth of the V-etch.

Vyššie účinky podlá vynálezu oproti doterajšiemu stavu spočívajú v jednoduchej technologii, samonastavitelnosti hradiel tranzistorov respektive spojovacích vodičov v drážkách polovodičovej došky, najma vo V-leptoch, bez nutnosti mastkovania, možnosťou realizovat, samozákrytovú technológiu s týmito hradlami v mikrometrovej respektive submikrometrovej oblasti a možnosti realizovat spojovacie vodiče v rovině vnorenej do povrchu polovodičovej došky.Higher effects according to the invention compared to the prior art consist in simple technology, self-adjusting of transistor gates or connecting conductors in semiconductor thatch grooves, especially in V-etchings, without the need for talcum, possibility of realization, self-covering technology with these gates in micrometer and submicrometer conductors in a plane embedded in the surface of a semiconductor thatch.

Vynález objasní přiložený výkres vo zváčšenom řeze, kde na obrázku 1 je naznačený stav po depozícii určujúcej vrstvy a na obrázku 2 je znázorněný stav po výslednom leptaní určujúcej vrstvy.BRIEF DESCRIPTION OF THE DRAWINGS The invention is illustrated by the accompanying drawing in an enlarged cross-section where Figure 1 shows the state after deposition of the control layer and Figure 2 shows the state after the resultant etching of the control layer.

Postup podlá vynálezu je možné použit například u týchto dvoch príkladov. Na kremíkovej doske 1 je vytvořená základná vrstva 2 ako je zřejmé na obrázkoch 1 a 2. Základná vrstva 2 je tvořená len dielektrikom například oxidom. Na základná vrstvu 2 sa deponuje určujúca vrstva 3, ktorá má požadovaná hrůbku 4 a je tvořená například polykryštalickým kremíkom. Kedže steny V-leptu zvlerajú vo vrchole přibližné uhol 70°, z geometrie V-leptu vyplývá, že vo vrchole V-leptu je hrúbka určujúcej vrstvy 5 přibližné o 70 % váčšia než deponovaná hrúbka určujúcej vrstvy 4. V ďalšom ,se lep223069 tá určujúca vrstva 3, pričom doba leptania sa nastaví tak, aby sa odleptala hrúbka určujúcej vrstvy 4 mimo V-lept a vo vrchole V-leptu zostal úzký pásik určujúcej vrstvy výslednej hrubky 6. Úzký pásik určujúcej vrstvy vo V-lepte je tak definovaný Vleptom, hrubkou deponovanej určujúcej vrstvy a dobou leptania. Pásky určujúcej vrstvy 3 vo vrchole V-leptu tvořené například polykryštalickým kremíkom slúžia ako hradla tranzistorov respektive spojovacie vodiče v drážkách V-leptov. V druhom příklade je základná vrstva 2 t-vorená dielektrikom například oxidom, na ktorý je naviac deponovaná kovová vrstva například molybdén. Na túto základů vrstvu 2 sa deponuje určujúca vrstva 3 například polykryštalický křemík, ktorý sa leptá vyššie popísaným spňsobom, s cieíom vytvořit úzké pásiky polykryštalického kremíka vo V-lepte.The process according to the invention can be used, for example, in these two examples. A base layer 2 is formed on the silicon wafer 1 as shown in Figures 1 and 2. The base layer 2 is formed solely by a dielectric, for example an oxide. The base layer 2 is deposited with a determining layer 3 having the desired depth 4 and consisting, for example, of polycrystalline silicon. Since the walls of the V-etching have an approximately 70 ° angle at the top, the geometry of the V-etching implies that at the top of the V-etching the thickness of the identifying layer 5 is approximately 70% greater than the deposited thickness of the identifying layer 4. layer 3, wherein the etching time is set to peel off the thickness of the defining layer 4 outside the V-etching, leaving a narrow band of the defining layer of the resulting thickness 6 at the top of the V-etching. deposited determining layer and etching time. The strips of the determining layer 3 in the top of the V-etched, for example of polycrystalline silicon, serve as gates of the transistors or the connecting conductors in the V-etched grooves. In the second example, the base layer 2 is t-formed by a dielectric, for example an oxide, onto which a metal layer, for example molybdenum, is deposited. On this base layer 2 a determining layer 3 is deposited, for example polycrystalline silicon, which is etched as described above, in order to form narrow bands of polycrystalline silicon in V-etch.

Pásiky polykryštalického kremíka slúžia ďalej ako maska, pomocou ktorej sa vyleptajú odpovedajúce pásiky kovověj vrstvy. Pásiky kovověj vrstvy například molybdénu slúžia potom ako hradlá tranzistorov respektive spojovacie vodiče v drážkách V-leptu. Z geometrie V-leptu vyplývá, že v oboch príkladoch hrubka určujúcej vrstvy 4 musí byť vačšia než l,4krát výsledná hrúbka zbytku určujúcej vrstvy 6 vo vrchole V-leptu po leptaní. Ďalej odtial vyplývá, že deponovanie určujúcej vrstvy 3 o hrúbke l,4krát híbka V-leptu tento V-lept temer vyrovná a ďalšie zváčšovanie hrůbky určujúcej vrstvy 3 nemá vačší účinok.Polycrystalline silicon strips continue to serve as masks to etch corresponding strips of metal layer. The strips of the metal layer, for example molybdenum, then serve as gates for the transistors or the connecting conductors in the grooves of the V-etching. The geometry of the V-etch implies that in both examples the thickness of the defining layer 4 must be greater than 1.4 times the resulting thickness of the remainder of the defining layer 6 in the top of the V-etching after etching. Further, it follows that depositing the defining layer 3 with a thickness of 1.4 times the depth of the V-etching almost compensates for this V-etching, and further increasing the depth of the defining layer 3 has no major effect.

Pri výrob? Jaterálneho tranzistora V—MOS je technológia v prvej časti formálně zhodná s přípravou planárneho tranzistora MOS. Rozdiel je predovšetkým v tom, že V-lept přesekne difúznu oblast na oblasti emitora a kolektora a kanál tranzistora je umiestnený vo vrchole respektive blízko vrcholu V-leptu. Základná postupnost operácií může byť nasledujúca — oxidácia povrchu došky pre maskovaní©, vymedzenie difúznej oblasti emitora a kolektora maskou, difúzia oblasti emitora a kolektora a súčasná reoxidácia, vymedzenie oblastí V-leptu maskou, anizotropné leptanie V-štruktúry a vytvorenie hradlového oxidu. Pri realizácii spojovacích vodičov vo V-lepte je nutné před hradlovým oxidom vytvořit na příslušných častiach V-leptu hrubý oxid například lokálnou oxidáciou.When manufacturing? The liver transistor V — MOS is the technology in the first part formally identical to the preparation of the planar MOS transistor. The difference is in particular that the V-etching cuts the diffusion region on the emitter and collector regions and the transistor channel is located at the top and close to the top of the V-etch, respectively. The basic sequence of operations may be as follows: oxidation of the thatch surface for masking, delimiting the diffuser region of the emitter and collector by the mask, diffusing the emitter and collector region and concurrent reoxidation, delimiting the V-etch regions through the mask, anisotropic etching of the V-structure and gating oxide. In the implementation of the V-etching conductors, it is necessary to form a coarse oxide on the respective parts of the V-etching, for example by local oxidation, before the gate oxide.

Další postup pri využití vynálezu je například depozícia polykryštalického kremíka a jeho leptanie s cieíom vytvořit úzké pásiky polykryštalického kremíka vo V-lepte. Bol vyskúšaný ’ nasledujúci postup a výsledok bol overený na rastrovacom mikroskope. Na kremíkovej doske so sústavou V-leptou s vytvořeným hradlovým oxidom 100 nm bola deponovaná vrstva polykryštalického kremíka o hrúbke 850 nm. Vo vrchole V-leptu bola namerená zváčšená hrúbka 1500 nm. Polykryštalický křemík bol deponovaný pri teplote 650 °C pri zníženom tlaku — LPCVD a bol dopovaný fosforom na bežnú koncentráciu příměsi.Another method of using the invention is, for example, the deposition of polycrystalline silicon and its etching to form narrow bands of polycrystalline silicon in V-etch. The following procedure was tried and the result was verified on a scanning microscope. On a V-etched silicon wafer with a 100 nm gate oxide formed, a 850 nm layer of polycrystalline silicon was deposited. An increased thickness of 1500 nm was measured at the top of the V-etch. Polycrystalline silicon was deposited at 650 ° C under reduced pressure - LPCVD and was doped with phosphorus to a conventional dopant concentration.

V ďalšom bola vrstva polykryštalického kremíka leptaná bez masky na celej ploché došky v roztoku 250 ml etyléndiamínu, 44 gramov pyrokatechínu a 110 ml deionizovanej vody pri teplote 100 °C až 105 °C. Po jednej minúte leptania bol polykryštalický křemík zleptaný z povrchu došky a iba vo V-leptoch ostali pásiky polykryštalického kremíka přibližné trojúhelníkového profilu o výške přibližné 560 nra,Next, a layer of polycrystalline silicon was etched without a mask onto a whole flat thatch in a solution of 250 ml ethylenediamine, 44 grams pyrocatechin and 110 ml deionized water at a temperature of 100 ° C to 105 ° C. After one minute of etching, the polycrystalline silicon was etched off the surface of thatch and only the V-etch remained with polycrystalline silicon strips of approximately a triangular profile of approximately 560 nm,

Nasledujúci technologický postup sa může zhodovať so štandartnou výrobou samozákrytových tranzistorov MOS. Základná postupnost operácií může byť nasledujúca — — implantácia oblastí emitora a kolektora využívajúca samozákryt hradla a aktivácia příměsí, otvorenie kontaktových okienok, naparenie hliníka, leptanie hliníka cez masku, sintrovanie hliníka, depozícia pasivačného oxidu a otvorenie expandovaných kontaktov.The following process may coincide with the standard manufacture of self-covering MOS transistors. The basic sequence of operations may be as follows: - implantation of emitter and collector areas using self-hinging of gates and activation of impurities, opening of contact windows, steaming of aluminum, etching of aluminum through mask, sintering of aluminum, deposition of passivation oxide and opening of expanded contacts.

Spůsob pódia vynálezu je určený k využitiu pri výrobě například tranzistorov V—MOS.The method according to the invention is intended for use in the manufacture of, for example, V-MOS transistors.

Claims

Method of forming transistor gates and connecting conductors of semiconductor elements in grooves of a semiconductor that are cured by V-etching in particular by forming a base layer over the entire surface of the semiconductor that is deposited with the determining layer, characterized in that the determining layer is It is etched in such a way that only the remainder of the identifying layer remains in the top of the V-etching, the identifying layer being, for example, polycrystalline silicon and, for example, an etching agent containing ethylenediamine, pyrocatechin and water is used to etch it.

2. The method of forming the transistor gates and the conductors of the point 1, characterized in that the deposited thickness of the identifying layer must be greater than 1.4 times the resulting depth of the non-etched residue of the identifying layer in V-etching and can be less than 1.4 times the total depth V -leptu.