CS220231B1

CS220231B1 - Data transfer control unit circuitry

Info

Publication number: CS220231B1
Application number: CS9682A
Authority: CS
Inventors: Jiri Gutman; Jaroslav Dvorak
Original assignee: Jiri Gutman; Jaroslav Dvorak
Priority date: 1982-01-05
Filing date: 1982-01-05
Publication date: 1983-03-25

Abstract

Cílem vynálezu je umožnit přenos dat mezi procesorem a jeho periferními zařízeními různými přenosovými cestami, ať již po komutovaných nebo pevných linkách a podobně, při použití jediného, poměrně nenáročného zapojení. Uvedeného účelu se dosáhne zapojením řídicí jednotky přenosu dat s obvody styku s nadřízeným procesorem, se souborem registrů ovládání přenosu, s registrem dat k vyslání, s registrem přijatých dat, s obvody seríalizace a deserializace a s dalšími obvody, například s časovačem, nezávislým na procesoru, dále se zvláštními obvody diagnostiky, umožňujícími za pomoci diagnostických programů v procesoru provést protestování zapojení. Zapojení řídicí jednotky přenosu dat lze použít pro přenos dat mezi procesorem a jeho periferními zařízeními nebo mezi procesory, dále k vytváření procesorové sítě a obdobných systémů.It is an object of the invention to enable data transmission between processor and its peripheral devices different transmission paths, whether after switched or fixed lines and the like using a single, relatively unpretentious connection. This purpose is achieved by engagement control circuitry with contact circuitry a parent processor, with a set of registers transmission control, with data register to send, with the received data register, with serialization circuits and deserialization and with other circuits for example, with a processor-independent timer further with special diagnostic circuits with diagnostic help programs in the processor to make a protest connection. Data transfer control unit wiring is possible use it to transfer data between its processor and its peripheral devices or between processors, to create a processor network and similar systems.

Description

Vynález se týká zapojení řídicí jednotky přenosu dat mezi počítači, případně procesory inteligentních terminálů, dále¹ nazývaných jen procesory, a jejich periferními zařízeními.The invention relates to a circuit of the control unit of data transmission between computers, or processors, smart terminals, hereinafter referred to as only ^one processor and its peripherals.

'Přenos dat mezi procesory a jejich periferními¹ zařízeními, používajícími sériový synchronní nebo asynchronní způsob přenosu dat, se provádí přímo pomocí vnitřního interface nebo vnějšího interface, přičemž vnější interface je představováno komutovanými i pevnými linkami. Tvar dat a způsob jejich přenosu, používané v procesorech a jejich periferních zařízeních, je třeba přizpůsobit podmínkám přenosu da,t v použitém interface. K tomu účelu slouží zapojení zařazovaná mezi procesor, případně periferní zařízení a interface. Nevýhodou známých zapojení je, že jsou jednoúčelová a při změně interface je nutné toto zapojení vyměnit za jiné.'To transfer data between processors and their peripheral devices ^1, using synchronous or asynchronous serial data transmission method is carried out directly using an internal interface or an external interface, wherein the peripheral interface is represented commutated and fixed lines. The shape of the data and the method of data transmission used in the processors and their peripheral devices must be adapted to the data transfer conditions of the interface used. For this purpose there are wiring placed between the processor or peripheral device and interface. The disadvantage of known wiring is that it is single-purpose and when changing the interface it is necessary to replace it with another.

Uvedené nevýhody odstraňuje zapojení řídicí jednotky přenosu dat podle vynálezu, jehož podstatou je, žs první skupina vstupů a výstupů obvodů styku s nadřízeným procesorem tvoří současně první skupinu vstupů a výstupů zapojení, kdežto jejich druhá skupina vstupů a výstupů tvoří současně druhou skupinu vstupů a výstupů zapojení, a jejich třetí skupina vstupů a výstupů je připojena na první skupinu vstupů a výstupů vnitřní datové sběrnice, přičemž jejich čtvrtá skupina vstupů a výstupů je připojena na skupinu vstupů a výstupů řadiče řídicí jednotky, skupina výstupů řadiče řídicí jednotky je připojena na první skupinu vstupů vnitřní datové sběrnice, na skupinu vstupů registrů podmínek přerušení, na první skupinu vstupů registru rychlosti přenosu, na skupinu vstupů souboru registrů ovládání přenosu, na první skupinu vstupů registru dat k vyslání a na skupinu vstupů registrů spolupráce s vnčjšún prostředím, první skupina vstupů a výstupů registrů podmínek přerušení je připojena na čtvrtou skupinu vstupů a výstupů vnitřní datové sběrnice, kdežto jejich druhá skupina vstupů a výstupů je připojena na skupinu vstupů a výstupů časovače, přičemž jejich skupina výstupů je připojena na skupinu vstupů obvodů styku s nadřízeným procesorem, první skupina výstupů vnitřní datové sběrnice je připojena na druhou skupinu vstupů registrů rychlosti přenosu, jejichž skupina výstupů je připojena na první skupinu vstupů obvodů serializace a deiserializace, první skupina vstupů a výstupů souboru registrů ovládání přenosu je připojena na pátou skupinu vstupů a výstupů vnitřní datové sběrnice, kdežto jejich druhá skupina vstupů a výstupů je připojena na první skupinu vstupů a výstupů obvodů serializace .a deserializace, druhá skupina výstupů vnitřní datové sběrnice je připojena na druhou skupinu vstupů registru dat k vyslání, jehož skupina výstupů je připojena na druhou skupinu vstupů obvodů serializace a deserializace, skupina výstupů registru přijatých dat je připojena na druhou skupinu vstupů vnitřní datové sběrnice, skupina výstupů obvodů serializace a deserializace je připojena na skupinu vstupů registru přijatých dat, kdežto jejich druhá skupina vstupů a výstupů je připojena na druhou skupinu vstupů a výstupů obvodů styku s vnějším prostředím, první skupina vstupů a výstupů registrů spolupráce s vnějším prostředím je spojena s šestou skupinou vstupů a výstupů vnitřní datové sběrnice, kdežto jejich druhá skupina vstupů a výstupů je připojena na první skupinu vstupů a výstupů obvodů styku s vnějším prostředím, třetí skupina vstupů a výstupů obvodů styku s vnějším prostředím tvoří současně třetí skupinu vstupů a. výstupů zapojení.These disadvantages are eliminated by the connection of the data transfer control unit according to the invention, which is based on the fact that the first group of inputs and outputs of the circuits of contact with the master processor simultaneously form the first group of inputs and outputs. , and their third input / output group is connected to the first input / output group of the internal data bus, and their fourth input / output group is connected to the input / output group of the controller, the output group of the controller is connected to the first internal input group data bus, to the interrupt condition register input group, to the first transfer rate register input group, to the transfer control register file group, to the first data register input group to be sent, and to the cooperative register input group In the external environment, the first group of inputs and outputs of the interrupt condition registers is connected to the fourth group of inputs and outputs of the internal data bus, while their second group of inputs and outputs is connected to the group of inputs and outputs of the timer. the first group of internal data bus outputs is connected to the second group of inputs of the baud rate registers, whose group of outputs is connected to the first group of inputs of serialization and deiserialization circuits, the first group of inputs and outputs of the transfer control register file is connected to the fifth group of inputs and outputs of the internal data bus, while their second group of inputs and outputs is connected to the first group of inputs and outputs of the serialization and deserialization circuits, the second group of outputs of the internal data bus is connected to the second the upstream of the data register inputs to be transmitted whose output group is connected to the second group of inputs of the serialization and deserialization circuits, the output register group of the received data is connected to the second group of internal data bus inputs, the output group of serialization and deserialization circuits is connected to the whereas their second group of inputs and outputs is connected to the second group of inputs and outputs of the external interface circuits, the first group of inputs and outputs of the external cooperation registers is associated with the sixth group of inputs and outputs of the internal data bus; The third group of inputs and outputs of the external environment circuits simultaneously form a third group of inputs and outputs of the wiring.

Skupina výstupů řadiče řídicí jednotky je dále připojena na skupinu vstupů obvodů diagnostiky, jejichž skupina vstupů a výstupů je spojena s druhou skupinou vstupů a výstupů vnitřní datové sběrnice.The controller controller output group is further connected to the diagnostic circuit input group, the input and output group of which is connected to the second group of inputs and outputs of the internal data bus.

Skupina výstupů řadiče řídicí jednotky je dále připojena na skupinu vstupů registrů generování zabezpečovacích polynomů, jejichž skupina vstupů a výstupů je připojena na třetí skupinu vstupů a výstupů vnitřní datové sběrnice.The controller group output is further connected to the input group of the security polynomial registers whose input / output group is connected to the third input / output group of the internal data bus.

Výhodou zapojení řídicí jednotky přenosu dat podle vynáleízu je, že umožňuje podle inicializačního naprogramování provádět asynchronní nebo synchronní přenos dat po komutovaých i pevných linkách, a sice s naprogramovatelnou délkou znaku, naprogramotvatelnou rychlostí přenosu, naprogramovatelným způsobem zabezpečení, naprogramovatelnými požadavky na obsluhu že strany procesoru. Zapojení je vybaveno vlastním, na procesoru nezávislým měřením času a zvláštními obvody ďagnostiky, umožňujícími za pomoci diagnostických programů v procesoru provést protestování zařízení a v případě poruchy lokalizovat chybu. Umožňuje vytvářet procesorové sítě a obdobné systémy a umožňuje připojit k těmto procesorům další periferní zařízení, vybavená standardním sériovým interface. Řídicí jednotka přenosu dat je prostorově nenáročná a lze ji umístit na jednu interfaceovou desku procesoru. Modularita zapojení umožňuje snadné připojení k různým typům procesorů a připojení na různé druhy vnějších interface, stejně jako modularita vnitřní registrové struktury umožňuje podle potřeby některé moduly vypustit.The advantage of the connection of the data transfer control device according to the invention is that it allows, according to the initialization programming, to perform asynchronous or synchronous data transfer over both switched and fixed lines, namely programmable character length, programmable baud rate, programmable security, programmable service side requirements. The wiring is equipped with its own processor-independent timing and special gigantic circuits, which allow the use of diagnostic programs in the processor to protest the device and to locate an error in the event of a fault. It enables the creation of processor networks and similar systems and allows to connect to these processors additional peripherals equipped with a standard serial interface. The data transfer controller is space-saving and can be placed on one processor board. The modularity of the wiring makes it easy to connect to different types of processors and connect to different types of external interfaces, as well as the modularity of the internal register structure makes it possible to omit some modules as needed.

•Příklad zapojení řídící jednotky přenosu dat podle vynálezu je znázorněn v blokovém schéma na připojeném výkrese.An example of the connection of the data transfer control unit according to the invention is shown in the block diagram in the attached drawing.

První skupina vstupů a výstupů 201 obvodů 1 pro styk s nadřízeným procesorem tvoří současně první skupinu vstupů a výstupů zapojení, připojitelnou na neznázorněnou řídicí sběrnici procesoru. Druhá skupina vstupů a výstupů 202 obvodů 1 styku s nadřízeným procesorem tvoří současně druhou skupinu vstupů a výstupů zapojení, připojitelnou na neZnázorněnou vstupní a výstupní datovou sběrnici procesoru. Třetí skupina vstupů a výstupů 203 obvodu. 1. styku, s nadřízeným procesorem je připojena na první·, skupinu vstupů a výstupů 205, vnitřní datové sběrnice 2, kdežto jejich čtvrtá skupina vstupů a, výstupů 204 je připojena na skupinu vstupů a· výstupů 211 řadiče 3. řídicí jednotky.. Skupina· výstupů 101. řadiče 3· řídicí, jednotky je· připojena na první skupinu vstupů 012 vnitřní datové sběrnice 2, na skupinu vstupů 013· obvodů 4 diagnostiky, na skupinu vstupů 0.14; registrů 5 generování, zabezpečovacích polynomů, na skupmu vstupů 015 registrů 6 podmínek přerušení, na· první· skupinu vstupů· 016 registru 8 rychlosti přenosu, na skupinu vstupů 017 souboru registrů 9. ovládání přenosu,, na první skupinu vstupů 018 registru 10 dat k vyslání a na skupinu vstupů 019- registrů 13 spolupráce s vnějším prostředím. Skupina, vstupů a výstupů 212 obvodů 4 diagnostiky je spojena s druhou skupinou vstupů· a výstupů 208· vnitřní datové. sběrnice 2. Skupina vstupů a· výstupů 213 registrů 5; generování zabezpečovacích polynomů je připojena na třetí skupinu·vstupů a výstupů 207 vnitřní datové sběrnice 2. První skupina vstupů a výstupů 214 registrů 8 podmínek přerušení je připojena na čtvrtou skupinu, vstupů a výstupů 208 vnitřní datové sběrnice 2„ kdežto jejich druhá skupina vstupů a výstupů 215 je připojena na skupinu vstupů a výstupů 216 časovače 7. Skupina výstupů 102 registrů 6 podmínek přerušení je připojena na skupinu vstupů 011 obvodů 1 styku s nadřízeným procesorem. První skupina výstupů 104 vnitřní datové sběrnice 2: je připojena- na druhou skupinu vstupů 023 registrů 8· rychlosti přenosu, jejíchž skupina· výstupů 106 je připojena na první skupinu; vstupů 020 obvodů 11 serializaee. a· deserializace. První skupina vstupů a výstupů 217/ souboru registrů 9 ovládání· přenosu· je připojena na pátou skupinu vstupů a výstupů 203' vnitřní datové· sběrnice 2, kdežto jejich druhá: skupina vstupů; a výstupů 218 je připojena na první skupinu vstupů a- výstupů 219; obvodů 11 serializace a. deserializace. Druhá· skupina výstupů 105 vnitřní datové sběrnice 2 js připojena na druhou skupinu vstupů 024 registru 10 dat k vysílání, jehož skupina výstupů 107 je připojena na druhou skupinu vstupů 021 obvodů 11 serializace a deserializace. Skupina výstupů 108 registru 12 přijatých dat je připojena na druhou skupinu vstupů 025 vnitřní datové sběrnice 2, Skupina výstupů 103 obvodů 11 serializace a deserializace je připojena: na skupinu vstupů 022 registru 12 přijatých dat, kdežto jejich druhá skupina vstupů a výstupů 220 je připojena na druhou skupinu vstupů a výstupů 224 obvodů 14 styku: s· vnějším prostředím. První skupina vstupů a výstupů 221 registrů 13 spolupráce s vnějším prostředím. První skupina vstupů a výstupů 221 registru 13 spolupráce s vnějším prostředím je spojena s šestou skupinou vstupů a výstupů 210. vnitřní datové sběrnice 2, kdežto jejich druhá skupina vstupů a výstupů 22 je připojena na, první skupinu vstupů a výstupů. 223 obvodů 14 styku s vnějšími prostředím. Třetí skupina vstupů a výstupů 225 obvodů 14 styku .s vnějším prostředím. tvoří současně třetí skupinu vstupů a výstupů zapojení,, připojitelnou na neiznázorněné ukončující, zařízení datového okruhu. Soubor registrů 9- ovládáni přenosu obsahuje registr způsobu přenosu, dva registry synchronizační posloupnosti, registr řízení přenesu, a· registr stavu přenosu.The first group of inputs and outputs 201 of circuits 1 for contact with the master processor simultaneously form the first group of inputs and outputs of the circuit, connectable to the control bus of the processor (not shown). The second group of I / O circuits 202 of the master processor circuitry 1 simultaneously forms a second group of I / O wiring connectable to a processor I / O data bus (not shown). A third group of inputs and outputs 203 of the circuit. The first contact, the master processor, is connected to the first I / O group 205, the internal data bus 2, while their fourth I / O group 204 is connected to the I / O group 211 of the 3rd controller. The outputs 101 of the controller 3 the control units are connected to the first input group 012 of the internal data bus 2, to the input group 013 · the diagnostic circuits 4, to the input group 0.14; generating, security polynomials, on input group 015 registers 6 interruption conditions, on · first · input group · 016 transfer rate register 8, on input group 017 registers set 9 transfer control, on first input group 018 register 10 data k sending and to the input group 019 registers 13 cooperation with the external environment. The diagnostics circuit 4 input / output group 212 is associated with the second internal data input / output group 208. bus 2. Group of inputs and outputs 213 registers 5; Generation of the security polynomials is connected to the third group of inputs and outputs 207 of the internal data bus 2. The first group of inputs and outputs 214 of the interrupt condition registers 8 is connected to the fourth group of inputs and outputs 208 of the internal data bus 2 215 is connected to the input / output group 216 of the timer 7. The output group 102 of the interrupt condition registers 6 is connected to the input group 011 of the circuit 1 of the master processor. The first group of outputs 104 of the internal data bus 2: is connected to a second group of inputs 023 of registers 8, whose group of outputs 106 is connected to the first group; inputs 020 circuits 11 serializaee. and · deserialization. The first group of inputs and outputs 217 / set of transfer control registers 9 is connected to the fifth group of inputs and outputs 203 ' of the internal data bus 2 while their second group: the group of inputs; and outputs 218 are coupled to a first group of inputs and outputs 219; circuits 11 serialization and deserialization. The second group of outputs 105 of the internal data bus 2 is connected to the second group of inputs 024 of the data register 10 for transmission, whose group of outputs 107 is connected to the second group of inputs 021 of the serialization and deserialization circuits 11. The group of inputs 108 of the received data register 12 is connected to the second group of inputs 025 of the internal data bus 2, the group of outputs 103 of the serialization and deserialization circuits 11 is connected: to the group of inputs 022 of the received data register 12 a second group of inputs and outputs 224 of the interface 14 with the external environment. First group of inputs and outputs 221 registers 13 cooperation with external environment. The first group of inputs and outputs 221 of the external environment cooperation register 13 is associated with a sixth group of inputs and outputs 210 of the internal data bus 2, while their second group of inputs and outputs 22 is connected to the first group of inputs and outputs. 223 external contact circuits. A third group of inputs and outputs 225 of the external contact circuits 14. at the same time they form the third group of inputs and outputs of the circuit, connectable to a data circuit terminating device (not shown). The transfer control register file 9 includes a transfer method register, two synchronization sequence registers, a transfer control register, and a transfer status register.

Činnost zapojení řídicí jednotky přenosu dat lze rozdělit do· dvou fází. První fáze je přípravná a· slouží k naprogramování vnitřních stavů,, parametrů a funkcí. V ní se provádí postupný zápis do určitých registrů, určující způsob přenosu, tvar přenášených dat, metodu, a tvar zabezpečení dat, tvar synchronizační posloupnosti a rychlost přenosu. Druhá fáze je prováděcí a slouží k vlastnímu přenosu· dat způsobem,, který byl určen v přípravné fází. V ní se provádí dynamický zápis a, čtení, registrů řízení přenosu, obsluhy přerušení vyslaných a přijatých dat a obsluhy obvodů pro výpočet zabezpečujících, polynomů.. Modularita zapojení spočívá v možnosti logického rozdělení na tři základní bloky, a, sice na obvody 1 styku s nadřízeným. procesorem, vnitřní registrovou strukturu a obvody 14 styku s vnějším prostředím, mezí nimiž existují standardní rozhraní. Činnost zapojení z hlediska nadřízeného procesoru je obvody styku a řadičem 3 řídicí jednotky transformována na tři základní úkony, a sice zápis do registru, čtení registru a obsluha přerušení z jednotky. Celé zapojení se pak jeví jako soubor až šestnácti registrů, jejichž obsah lze zapisovat nebo číst a kde žádost o obsluhu přerušení souvisí s obsahem registrů a stavem vnitřních procesů probíhajících při. vlastním přenosu dat. Obvody 14-styku s vnějším prostředím umožňují převod úrovní signálů řízení a sériových vysílaných a přípravných dat mezi vlastní vnitřní registrovou strukturou a mezi různými národně i mezinárodně definovanými standardy interface pro zařízení přenosu dat.The connection operation of the data transfer control unit can be divided into two phases. The first phase is preparatory and serves to program the internal states, parameters and functions. In it, a gradual write to certain registers is determined, defining the method of transmission, the shape of the transmitted data, the method, and the shape of the data security, the shape of the synchronization sequence and the transmission rate. The second phase is the implementation phase and serves for the actual transmission of data in the manner specified in the preparatory phase. It is used for dynamic writing and reading, transmission control registers, interrupted transmission of sent and received data and operation of circuits for calculation of security polynomials. Modularity of connection consists in the possibility of logical division into three basic blocks, namely, circuits 1 contact with superiors. the processor, the internal register structure, and the external interface circuits 14 between which standard interfaces exist. The wiring operation from the master processor point of view is transformed by the circuitry and the controller 3 of the controller into three basic operations, namely writing to the register, reading the register and handling interrupts from the unit. The whole connection then appears as a set of up to sixteen registers, the contents of which can be written or read and where the request for interrupt handling is related to the contents of the registers and the state of the internal processes taking place. own data transfer. The 14-interface external circuitry enables the conversion of control signal levels and serial transmit and prepare data between its own internal register structure and between various nationally and internationally defined interface standards for data transmission equipment.

Předpokládejme, že zapojení podle vynálezu má, zabezpečit synchronní přenos dat pod protokolem v kódu EBCDIC v netransparentním režimu přenosu, prostřednictvím modemu p© pevné lince. V přípravné fázi provede procesor nulování zapojení buď prostřednictvím své řídicí sběrnice v rámci centrálního nulování procesoru nebo programově prostřednictvím operace zápisu do registru určeného k tomuto účelu. Tím se centrálně· ukončí veškeré dříve probíhající funkce zapojení a dojde k nastavení základního klidového stavu. Dojde-li nyní k povolení přerušení od procesoru, řídicí jednotka přenosu dat okamžitě přeruší a procesor operací čte220231 ní registrů 6 podmínek přerušení obdrží informaci o stavu řídicí jednotky přenosu dat, oznamující, že řídicí jednotka přenosu dat je připravena k naprogramování funkce a parametrů přenosu. Následuje postupný zápis do registrů přes obvody 1 styku s nadřízeným procesorem, například v následujícím pořadí a významu: Zápis do registrů 6 podmínek přerušení s nulovým obsahem, nulující informaci o nenaprogramovatelnosti řídicí jednotky přenosu dat a definující, že žádná činnost v rámci jednotky přenosu dat nemá vyvo-lat přerušení, zápis registrů 13 spolupráce s vnějším prostředím svým obsahem, definujícím, že při další činnosti bude při přenosu dat používáno vnější časové základny, zápis do· registru 8 rychlosti přenosu obsahem, určujícím rychlost přenosu z řady standardních rychlostí, stanovených pro přenos dat, přičemž hodnota tohoto· registru musí být explicitně definována jen v případě beizmodemového styku, kdy se řídicí jednotka přenosu dat sama stává Zdrojem vnější časové základny, zápis do· řídicího registru z registrů 5 generování zabezpečovacích polynomů, definující typ polynomu a současně nulující obsahy ostatních pracovních registrů z registrů 5 generování zabezpečovacích polynomů, zápis do registru způsobu přenosu v souboru registrů 9 ovládání přenosu obsahem určujícím, že se bude přenášet synchronně s délkou znaku osm bitů bez paritního· zabezpečení a se dvěma znaky synchronizační posloupnosti, zápis do registrů synchronizační posloupnosti v souboru registrů 9 ovládání přenosu postupně prvním a druhým synchronizačním znakem. V prováděcí fázi se provede přepojení na pevnou linku, řízení pevné linky, vlastní přenos a odpojení pevné linky. Procesor provádí postupně následující operace: Zápis do registrů 13 spolupráce s vnějším prostředím s obsahem definujícím některé vedlejší trvalé příkazy pro řízení připojeného ukončujícího zařízení datového· okruhu, zápis do registru řízení přenosu v souboru registrů 9 ovládání přenosu příkazem k připojení modemu na pevnou, linku, zápis do registrů 6 podmínek přerušení obsahem, povolujícím přerušení po 200 ms od nezávislého časovače 7, povolení přerušení, umožňující, aby si řídicí jednotka přenosu dat mohla za 200 ms vyžádat další obsluhu. Další obsluha spočívá ve čtení registrů 13 spolupráce s vnějším prostředím, jejichž obsahy říkají, zda už modem hlásí stav připojení na pevnou linku. Pokud připojení není provedeno, procesor svým zápisem do registrů 6 podmínek přerušení povolí přerušení od časovače 7 a operaci povolení přerušení umožní jednotce vyžádání obsluhy. Počet opakování této čekací smyčky určuje ovládací program v procesoru. Až dojde k připojení modemu na pevnou linku, záleží další postup na tom, požaduje-li program v procesoru vysílání nebo· příjem dat, neboť použitý protokol je poloduplexní. Předpokládejme nejprve vysílání dat, pak příjem dat. Procesor provede zápis do registru řízení přenosu v souboru registrů 9 ovládání přenosu příkazem k povolení vysílání řídicí jednotce přenosu dat a modemu, dále zápis do registrů 6 podmínek přerušení obsahem povolujícím přerušení, když řídicí jednotka přenosu dat požaduje data k vyslání a operaci .povolení přerušení. Až řídicí jednotka přenosu dat požádá přerušením o obsluhu, provede procesor zápis do registru 10 dat k vyslání, jehož obsahem bude první znak, který má být vyslán do pevné linky. Vlastní serializaci dat k vyslání provedou obvody lil seirializace a deserializace. jestliže tento znak náleží do množiny znaků, ze kterých se podle protokolu počítá zabezpečovací polynom, provede procesor také operaci zápisu tohoto znaku do vstupního pracovního registru v registrech 5 generování zabezpečovacích polynomů. Následuje opět operace povolení přerušení. Tato smyčka se opakuje tak dlouho, dokud procesor má k dispozici další data k vysílání. Pokud někdy dojde ke zdržení v obsluze ze strany procesoru tak, že nestačí dodat včas další data, přejde řídicí jednotka přenosu dat automaticky na vysílání synchronizační posloupnosti, jak požaduje protokol přenosu, dokud neobdrží od procesoru další data. V případě, že má vysílání skončit, může procesor pokračovat takto: Po· zápisu posledního znaku k vyslání do registru 10 dat k yyslání, případně i do registrů 5 generování zabezpečovacích polynomů, provede procesor operaci čtení prvního výstupního registru z registrů 5 generování zabezpečovacích polynomů a přečtený znak zapíše do registru 10 dat k vyslání s následující operací povolení přerušení. Po vyžádání další obsluhy řídicí jednotkou přenosu dat přečte procesor obsah druhého výstupního registru z registrů 5 generování zabezpečovacích polynomů a provede jeho zápis do registru 10 dat k vyslání s následující operací povolení přerušení. Následuje zápis několika protokolárních ukončovacích znaků procesorem do registru 10 dat k vyslání, vždy s povolením přerušení, když řídicí jednotka přenosu dat žádá další znak. Procesor ukončí vysílání dat operací zápisu do registru řízení přenosu v souboru registrů 9 ovládání přenosu obsahem požadujícím zrušení vysílání řídicí jednotce přenosu dat a modemu. Funkci příjmu dat zahájí procesor operací zápisu do registru řízení přenosu v souboru registrů 9 ovládání přenosu povelem řídicí jednotce přenosu dat k příjmu dat a zápisem do řídicího registru z registrů 5 generování zabezpečovacích polynomů, způsobujícím nulování jejich pracovních registrů k příjmu dat a k vyhledání synchronizační posloupnosti, dále následuje zápis do rejstříku 6 podmínek přerušení obsahem povolujícím přerušení od přijatého znaku a operace povolení přerušení. Data přijímaná z modemů vstupují do obvodů 11 serializace a deserializace, řídicí jednotka přenosu dát je prohledávána na totožnost se synchronizační posloupností, ukládá je dO registru přijatých dat a první znak, následující po synchronizační posloupnosti způsobí přerušením žádost o obsluhu. Procesor provede operaci , čtení registru 12 přijatých dat, provede analýzu přijatého znaku podle protokolu a případně jeho zápis do vstupního registru v .registrech 5 generování zabezpečovacích polynomů s následující operací povolení přerušení. Takto se postupně přijímají znaky, a sice ták dlouho, dokud procesor jejich analýzou nezjistí, že přenos dat končí. Potom procesor ukončí činnost příjmu zápisem do registru řízení přenosu v souboru registrů 9 ovládání přenosu obsahem ukončujícím příjem a, zápisem do registru 6 podmínek přerušení obsahem rušícím možnost přerušení od přijatého znaku. Následuje operace čtení obsahu výstupních registrů v registrech 5 generování zabezpečovacích polynomů a procesor provede kontrolu, byl-11 výsledek nulový. Funkci generování a kontroly zabezpečovacích polynomů může provádět i. obslužný program v procesoru, pokud je tento dostatečně rychlý. Pak může být obvod registrů 5 generování zabezpečovacích polynomů vypuštěn bez vlivu na další funkci řídicí jednotky přenosu dat. Celá činnost přenosu dat pod protokolem BSC spočívá z hlediska řídicí jednotky přenosu dat ze střídání stavů vysílání a příjem. Ukončení přenosu spočívá v odpojení od pevné linky zápisem do registru řízení přenosu v souboru registrů 9 ovládání přenosu nulovým obsahem.Suppose the circuit according to the invention is intended to secure synchronous data transmission under the EBCDIC code in a non-transparent transmission mode, via a fixed line modem. In the preparatory phase, the processor performs a reset of the wiring either through its control bus within the central reset of the processor or programmatically through a write operation for this purpose. This will centrally terminate all previously connected wiring functions and set the basic idle state. If an interrupt from the processor is now enabled, the data transfer controller immediately interrupts and the processor reads the interruption condition registers 6 by operating the interrupt condition registers 6 to receive status information of the data transfer controller indicating that the data transfer controller is ready to program the transfer function and parameters. The following is a sequential write to the registers through the master processor contact circuits 1, for example, in the following order and meaning: Write to the registers 6 interruption conditions with zero content, zeroing the non-programmability of the data transfer control unit and defining that no activity within the data transfer unit induce interruptions, write registers 13 to cooperate with the external environment by its content defining that in the next operation the external time base will be used for data transmission, write to the content transfer register 8, determining the transfer rate from a series of standard rates determined for transfer data, the value of this register must be explicitly defined only in the case of a beismodem communication, when the data transfer control unit itself becomes the Source of the external time base, writing to the control register from the registers 5 generating the security polynomials, defining the polynomial type and at the same time resetting the contents of the other working registers from the registers 5 generating security polynomials, writing to the transfer mode register in the file transfer registers 9 to control synchronization with eight bit length without parity security and two synchronization characters sequence, writing to the sync sequence registers in the set of transfer control registers 9 successively by the first and second sync characters. In the implementation phase, the fixed line connection, fixed line control, actual transmission and disconnection of the fixed line are performed. The processor sequentially performs the following operations: Writing to the registers 13 cooperating with the external environment with content defining some subsidiary persistent commands to control the connected data circuit terminating device, writing to the transfer control register in the register file 9 controlling transmission by the modem connection command to the fixed line. writing to the interruption condition registers 6, allowing interruption after 200 ms from the independent timer 7, interrupt permission, allowing the data transfer control unit to request additional service in 200 ms. Another operation consists in reading the registers 13 of cooperation with the external environment, the contents of which say whether the modem is already reporting the connection status to the fixed line. If the connection is not made, the processor, by writing to the interrupt condition registers 6, enables the interrupt from timer 7, and the interrupt enable operation allows the unit to request an operator. The number of repetitions of this wait loop is determined by the control program in the processor. When a modem is connected to a fixed line, the next step depends on whether the program in the processor requests transmission or reception of data because the protocol used is half-duplex. Suppose you are sending data first, then receiving data. The processor writes to the transfer control register in the set of transfer control registers 9 to enable transmission to the data transfer and modem controllers, and to the interrupt condition registers 6 to interrupt the content when the data transfer control unit requests data to transmit and interrupt enable operation. When the data transfer control unit requests an interruption for service, the processor writes to the data register 10 for transmission, containing the first character to be transmitted to the fixed line. The actual serialization of the data to be transmitted is performed by the lil seirialization and deserialization circuits. if this character belongs to a set of characters from which a security polynomial is calculated according to the protocol, the processor also performs the operation of writing the security polynomial to the input working register in the registers 5. The interrupt enable operation follows again. This loop is repeated as long as the processor has additional data to transmit. If there is sometimes a delay in service from the processor so that it is not enough to deliver more data in time, the data transfer controller automatically switches to the synchronization sequence as requested by the transfer protocol until it receives additional data from the processor. If the transmission is to end, the processor may continue as follows: After writing the last character to be transmitted to the transmit data register 10 and possibly to the security polynomial registers 5, the processor performs the operation of reading the first output register from the security polynomial registers 5 and the read character writes to the data register 10 for transmission with the following interrupt enable operation. Upon request by the data transfer controller, the processor reads the contents of the second output register from the security polynomial registers 5 and writes it to the data register 10 for transmission with the next interrupt enable operation. The following is the writing of several protocol termination characters by the processor to the data register 10 to be transmitted, always with interrupt permission when the data transfer controller requests the next character. The processor terminates the transmission of data by write operations to the transfer control register in the content control register file 9 requesting the transmission to the data transfer controller and the modem. The data receive function is initiated by the write control operation of the transfer control register in the transfer control register file 9 by commanding the data transfer control unit to receive data and writing to the control register from the registers 5 to generate security polynomials causing them to reset their working registers to receive data and search for synchronization followed by entry in the index of 6 interruption conditions with the interruption content from the received character and the interruption enable operation. The data received from the modems enter the serialization and deserialization circuits 11, the data transfer control unit is searched for identity with the synchronization sequence, stored in the received data register, and the first character following the synchronization sequence causes an interruption of the service request. The processor performs the operation, reads the received data register 12, analyzes the received character according to the protocol, and eventually writes it to the input register in the registers 5 to generate the security polynomials with the following interrupt enable operation. In this way, characters are received gradually until the processor determines that the data transfer is terminating by analyzing them. Thereafter, the processor terminates the receive operation by writing to the transfer control register in the set of content control registers 9, and by writing to the content interruption register 6 canceling the possibility of interruption from the received character. The operation of reading the contents of the output registers in the registers 5 of generating the security polynomials follows, and the processor checks to see if the result is zero. The security polynomial generation and checking function can be performed by i. The processor utility if it is fast enough. Then, the circuit of the security polynomial generation registers 5 may be omitted without affecting the further function of the data transfer control unit. The whole BSC data transmission activity is in terms of the data transmission control unit from the alternating transmission and reception states. The termination of the transmission consists in disconnecting from the fixed line by writing to the transmission control register in the set of zero content transmission registers 9.

U dalšího příkladu požadovaného přenosu, například při místním připojení asynchronního terminálu, v kódu ASCII (KOI-7) se zabezpečením lichou paritou a duplexním provozem, spočívá přípravná fáze v nulování řídicí jednotky přenosu dat stejně jako v předchozím příkladu a v následujících operacích procesoru.· Zápis do registrů 6 podmínek přerušení nulovým obsahem k ukončení nulování řídicí jednotky přenosu dat, zápis do registru 8 rychlosti přenosu hodnotou odpovídající požadované rychlosti přenosu, zápis do registru způsobu přenosu v souboru registrů 9 ovládání přenosu obsahem určujícím, že se bude přenášet asynchronně s délkou znaku sedm bitů a zabezpečením lichou paritou, zápis do registru řízení přenosu v souboru registrů 9 ovládání přenosu obsahem požadujícím vysílání a příjem a zápis do registru B podmínek přerušení obsahem povolujícím přerušení od přijatého znaku i od požadavku řídicí jednotky přenosu dat na data k vyslání. Následuje operace povolení přerušení a přechod do fáze prováděcí. Obsluha procesorem spočívá ve čtení registrů 6 podmínek přerušení a analýze, došlo-li k přerušení z důvodu přijatého znaku, který je pak operací čtení registru 12 přijatých dat přenesen do procesoru nebo z požadavku na data k vyslání, pak je procesorem zapsán znak do registru 10 dat k vyslání a následuje vždy povolení dalšího přerušení. Pokud procesor nemá další data k vyslání, přejde do stavu pouhého příjmu zápisem do registru 6 podmínek přerušení obsahem povolujícím přerušení jen od přijatého· znaku. Po každém přijatém znaku nebo na konci bloku dat lze provádět kontrolu správnosti parity přijatého znaku čtením registru stavu přenosu v souboru registrů 9 ovládání přenosu, ve kterém se uchovává také informace o chybě formátu a o ztracení znaku v důsledku opožděného odeslání procesorem. Procesor může paměť chyb vynulovat zápisem do registru řízení přenosu v souboru registrů 9 ovládání přenosu s obsahem, určujícím patřičný požadavek. V případě řídicí jednotky přenosu dat procesorem umožňují případně použité obvody 4 diagnostiky prověřit funkci vnitřní datové sběrnice 2 a provést některé požadované změny v zapojení vnitřních vazeb.In another example of a desired transmission, such as a local asynchronous terminal connection, in ASCII (KOI-7) with odd parity security and duplex operation, the preparatory phase consists in resetting the data transfer controller as in the previous example and in the following processor operations. Writing to the zero content interrupt condition registers 6 to terminate the reset of the data transfer controller, writing to the transfer rate register 8 at a value corresponding to the desired transfer rate, writing to the transfer method register in the transfer control register file 9 to transmit asynchronously with character length seven bits and odd parity security, write to the transfer control register in the set of content control registers 9, and transmit and receive and write to the interrupt condition register B content interruptions from the received character and from a request from the data transfer control unit to transmit data. The following is an interrupt enable operation and a transition to the execution phase. Processing by the processor consists of reading the interrupt condition registers 6 and analyzing, if the interrupt occurred due to a received character, which is then transferred to the processor by the read operation of the received data register 12 or from the request for data to be transmitted. data to be sent, and always allow another interrupt. If the processor does not have additional data to transmit, it enters a mere receive state by writing to the interrupt condition register 6 with interrupt content only from the received character. After each received character or at the end of the data block, the correctness of the received character parity can be checked by reading the transfer state register in the transfer control register file 9, which also stores format error and character loss information due to delayed sending by the processor. The processor may reset the error memory by writing to the transfer control register in the transfer control register file 9 with the content determining the corresponding request. In the case of the processor data transfer controller, the diagnostic circuits 4 used, if any, allow the internal data bus 2 to be checked and some desired changes in the internal wiring connections to be made.

Popsaného zapojení řídicí jednotky přenosu dat lze použít pro přenos dat mezi procesorem a jeho periferními zařízeními nebo mezi procesory.The described connection of the data transfer control unit can be used to transfer data between the processor and its peripheral devices or between the processors.

Claims

1. Connection of a data transfer controller with a master processor interface, a set of transfer control registers, a data register to be sent, a received data register, and a serialization and deserialization circuit, characterized in that the third group of inputs and outputs (203) is connected a first group of inputs and outputs (205) of the internal data bus (2), the fourth group of inputs and outputs (204) being connected to the group of inputs and outputs (211) of the controller (3), the group of outputs (101) of the controller (3) 3) the control unit is connected to the first group of inputs (012) of the internal data bus (2), to the group of inputs (015) of the interruption condition registers (6), to the first group of inputs (i010) of the transfer rate register (8) (017) a set of registers (9) of the transmission control, to the first group of inputs (018) of the data register (10) to be transmitted, and to the group of inputs (019) of the co-operation registers (33) environment, the first group of inputs and outputs (214) of the interruption condition registers (6) is connected to a fourth group of inputs and outputs (208) of the internal data bus (2), while their second group of inputs and outputs (215) is connected to the group of inputs and outputs; the outputs (210) of the timer (7), wherein their group of outputs (102) is connected to the group of inputs (01,1) of the circuits (1) of the master processor contact, the first group of outputs (104) of the internal data bus (2) a second group of inputs (023) of the rate registers (8) whose group of outputs (106) is connected to the first group of inputs (© 20): serialization and deserialization (11) circuits, first group of inputs and> outputs (217) : the vegtetrft file (3) the transmission control is connected to the fifth group of inputs and outputs (2-9 ¹ ) the internal data bus (2;), while their second group of inputs and outputs (218) is connected to the first group of inputs and; the outputs (219) of the serialization and deserialization circuits (11), the second group of outputs (105) · the internal data bus (2) is connected · to the second group of inputs (024) of the data register (10) Is connected to a second group of inputs (021) of serialization circuits (11) and deserialization, the group of outputs (108) of the received data register (12) is connected to a second group of inputs (025): internal data bus (2), a plurality of outputs (103); circuits (11): serializaee and deserialization. is connected! to a group of inputs (022;) 'of the register (112): received data "while their second group of inputs and outputs (220,) is connected to a second group of inputs and outputs (224) of the external environment circuitry (14)" inputs and outputs (221) of registers (13); work environment, the external environment is associated with the sixth group of inputs and outputs (210): the internal data bus (2), while its second group of inputs and outputs (, 2i22) is connected to the first group of inputs and outputs (12120) (14) contact with the external environment; the third group of inputs of the outputs (225) of the external contact circuit (14);

2. The struggle according to claim 1, characterized in that the output group (UM) of the controller (3) of the control unit is further connected to the input group (043) of the circuitry (4): diaghee, whose input and output group (212) j is connected to a second group of inputs and outputs (200 :) of the internal data bus (2).

3i Connection according to point 1 or 2, characterized in that - the group of outputs (101J of the controller (3) 1 of the control unit is further connected to the group of inputs (© 14) registers (5) generating security polynomials whose input / output group (¢ 213) is connected to the third input / output group (207) of the internal data bus (2).