CS217522B1

CS217522B1 - Wiring to generate indirect data addresses

Info

Publication number: CS217522B1
Application number: CS213881A
Authority: CS
Inventors: Pavel Kubin; Dusan Loutocky; Helena Kvasilova
Original assignee: Pavel Kubin; Dusan Loutocky; Helena Kvasilova
Priority date: 1981-03-24
Filing date: 1981-03-24
Publication date: 1983-01-28

Abstract

Vyrtález ae týká zapojení pro generaci nepřímé adresy dat. Obor: elektronické číslicové počítače, vnější paměti, řídící jednotky magnetických diskových pamětí, univerzální kanály. Řešeným technickým problémem jsou obvody provádějící rychlou změnu adresy dat přenášených do hlavní paměti nebo z ní při překročení adresy stránky. Podstatu vynálezu tvoří sestava a zapojení obvodů, v nichž jsou pamatovány jednotlivé části adresy dat přenášených do hlavní paAěti nebo z ni a obvodů, které řídí a kontrolují přesun těchto adres do registrů adresy stránky a adresy dat. Možné obory využití: Elektronické číslicové počítače, řídicí jednotky magnetických diskových pamětí, přenosové jednotky číslicových počítačů. Součástí přihlášky vynálezu je jeden výkres, na němž je schematicky znázorněna sestava a zapojení obvodů pro generaci nepřímé adresy dat.The invention relates to a circuit for generating an indirect data address. Field: electronic digital computers, external memories, magnetic disk memory control units, universal channels. The technical problem solved is circuits performing a rapid change of the address of data transferred to or from the main memory when the page address is exceeded. The essence of the invention consists of an assembly and circuit connection in which individual parts of the address of data transferred to or from the main memory are stored and circuits that control and monitor the transfer of these addresses to the page address and data address registers. Possible fields of application: Electronic digital computers, magnetic disk memory control units, digital computer transmission units. The application for the invention includes one drawing, which schematically shows the assembly and circuit connection of the circuits for generating an indirect data address.

Description

Vynález se týká zapojení pro generaci nepřímé adresy dat, které je součástí řídicích modulů pro připojení přídavných zařízení s vysokou rychlostí přenosu dat k číslicovému počítači .The invention relates to a circuit for generating an indirect data address, which is part of control modules for connecting additional high speed data transfer devices to a digital computer.

Při řečení řídicích modulů pro připojení přídavných zařízení s vysokou rychlostí přenosu dat pracujících v režimu nepřímé adresace dat je nutné po dosažení hranice stránky provést zmšnu obsahu obvodů provádějících adresaci hlavní paměti tak, že mezi přenosem poslední slabiky předchozí stránky a přenosem první slabiky nové stránky musí být do horních řádů těchto obvodů uložena adresa nové stránky. Tato adresa je postupně přebírána z tabulky takovýchto adres, uložené v hlavní paměti počítače.Speaking of control modules for attaching high speed data transfer devices operating in indirect data addressing mode, after the page boundary has been reached, the contents of the main memory addressing circuits must be changed so that between the last page of the previous page and the first page of the new page the address of the new page is stored in the upper rows of these circuits. This address is sequentially taken from a table of such addresses stored in the main memory of the computer.

Protože adresy nových stránek musí odpovídat svým formátem zavedeným pravidlům, je nutné při převzetí adresy nové stránky provést kontrolu této adresy. U zařízení s vysokou rychlostí přenosu dat je nutné tedy provádět tuto činnost převzetí a kontroly nové stránky velice rychle, to znamená, že prakticky nelze využít univerzélniah prostředků zpracování informace, které jsou k dispozici v obvodech mikroprogramového řadiče řídícího toto zařízení.Because new site addresses must conform to the rules established by their formats, you must review this URL when you take over the new site's address. Thus, in a high data rate device, it is necessary to perform this takeover and new page inspection action very quickly, that is to say, it is practically impossible to utilize the universal information processing means available in the microprocessor controller circuits controlling the device.

Tento způsob vyžaduje tedy poměrně objemné obvodové prostředky, řeěená obvody s vysokou rychlostí, a tudíž neumožňující použití obvodů vyšší integrace. Druhou možností je převzetí celé tabulky adresy stránek z hlavní paměti do vnitřních pamětí řídicího modulu příslušného přídavného zařízení, jejich kontrola a postupné používáni během přenosu informace. Tento postup však není opět vhodný pro zařízení s velmi vysokou rychlosti přenosu dat a pro zařízení s nutností rychlého řazení za sebou zpracovávaných příkazů.Thus, this method requires relatively bulky circuit means, solved by high speed circuits, and thus not allowing the use of higher integration circuits. The second option is to take the entire page address table from the main memory into the internal memories of the control module of the respective attachment, check them and use them gradually during the transmission of information. However, this procedure is again not suitable for devices with very high data rates and for devices requiring rapid sequencing of the commands to be processed.

Výše uvedené nevýhody odstraňuje zapojení pro generaci nepřímé adresy dat, u kterého se obvody generace nepřímé adresy dat skládají z paměti horních řádů adresy, paměti spodních řádů adresy, registru adresy stránky, čítače adresy dat, prvního součtového obvodu, prvního detekčního obvodu, druhého detekčního obvodu, součtově součinového obvodu, prvního pamělového obvodu, druhého pamšlového obvodu, třetího pamšlového obvodu, čtvrtého pamělového obvodu, pátého pamšlového obvodu a druhého součtového obvodu, podle vynálezu, jehož podstatou je, že vstupní datová sběrnice je připojena na první skupinu vstupů paměti horních řádů adresy a na první skupinu vstupů paměti spodních řádů adresy a na první skupinu vstupů druhého detekčního obvodu a dále první skupina výstupů paměti horních řádů adresy je spojena první skupinou vodičů s první skupinou vstupů registru adresy stránky a dále prv ní skupina výstupů paměti spodních řádů adresy je spojena druhou skupinou vodičů s druhou skupinou vstupů registru adresy stránky a déle druhá skupina výstupů paměti spodních řádů adresy je spojena třetí skupinou vodičů s první skupinou vstupů čítače adresy dat a s první skupinou vstupů prvního detekčního obvodu a dále výstupní adresová sběrnice je připojena na první skupinu výstupů registru adresy stránky a na první skupinu výstupů čítače adresy dat a dále první, vstupní vodič je připojen na první vstup paměti horních řádů adresy a dále druhý, vstupní vodič je připojen na první vstup paměti spodních řádů adresy a na první vstup třetího pamělového obvodu a na první vstup čtvrtého pamělového obvodu a dále první výstup čítače adresy dat je spojen třetím vodičem s prvním vstupem součtového obvodu a se třetím vstupem součtově součinového obvodu a s prvním vstupem druhého pamělového obvodu a dále první výstup prvního součtového obvodu je spojen čtvrtým vodičem s prvním vstupem registru adresy stránky a s prvním vstupem čítače adresy dat a s prvním vstupem prvního pamělového obvodu a dále první výstup prvního detekčního obvodu je spojen pátým vodičem s druhým vstupem druhého pamělového obvodu a dále druhý výstup prvního detekčního obvodu je spojen šestým vodičem s prvním vstupem součtově součinového obvodu a dále první výstup druhého detekčního obvodu je spojen sedmým vodičem s druhým vstupem prvního pamělového obvodu a dále druhý výstup druhého detekčního obvodu je spojen osmým vodičem s druhým vstupem součtově součinového obvodu a s pátým vstupem součtově součinového obvodu a dále první výstup součtově součinového obvodu je spojen devátým vodičem s druhým vstupem třetího pamštového obvodu a s druhým vstupem čtvrtého pamělového obvodu a s druhým vstupem pátého pamělového obvodu a dále devátý, výstupní vodič je připojen na první výstup prvního pamšlového obVodu a dále první výstup druhého pamělového obvodu je spojen desátým, výstupním vodičem s prvním vstupem druhého součtového obvodu a dále první výstup třetího pamělového obvodu je spojen jedenáctým, výstupním vodičem s druhým vstupem druhého součtového obvodu a dále první výstup čtvrtého pamělového obvodu je spojen dvanáctým vodičem s prvním vstupem pátého pamělového obvodu a dále první výstup pátého pamělového obvodu je spojen třináctým, výstupním vodičem s třetím vstupem druhého součtového obvodu a dále čtrnáctý, výstupní vodič je připojen na první výstup druhého součtového obvodu a dále patnáctý, vstupní vodič je připojen na druhý vstup prvního součtového obvodu a na čtvrtý vstup součtově součinového obvodu.The above drawbacks eliminate the indirect data address generation circuitry, wherein the indirect data address generation circuitry consists of an upper address memory, a lower address memory, a page address register, a data address counter, a first total circuit, a first detection circuit, a second detection circuit. , the sum of the product circuit, the first memory circuit, the second memory circuit, the third memory circuit, the fourth memory circuit, the fifth memory circuit, and the second total circuit according to the invention, which is based on the input data bus connected to the first group of high order memory inputs and to the first low-order memory input group and the second input circuit input group, and the first high-order memory output group is connected by the first wiring group to the first page address register input group and the first the uplink of the lower address memory outputs is connected by the second group of wires to the second group of page address register inputs, and the second lower address memory outputs group is connected to the third wiring group to the first data address counter input group and to the first input circuit of the first detection circuit; the bus is connected to the first group of outputs of the page address register and to the first group of outputs of the data address counter, and the first, the input conductor is connected to the first input of the upper order memory and the first input of the third memory circuit and the first input of the fourth memory circuit, and the first output of the data address counter are connected by a third conductor to the first input of the summation circuit and to the third input of the summation product circuit; the first output of the first summation circuit is connected by a fourth conductor to the first page address register input and the first data address counter input and the first input of the first memory circuit, and the first output of the first detection circuit is connected by the fifth conductor to the second input of the second memory circuit; the detection circuit is connected by a sixth conductor to the first summation product, and the first output of the second detection circuit is coupled to the seventh conductor to the second input of the first memory circuit, and the second output of the second detection circuit is connected to the second conductor and the first output of the summation product circuit is connected by the ninth wire to the second input of the third memory circuit and to the second input of the fourth memory circuit and to the second input of the fifth memory circuit. and the ninth output wire is connected to the first output of the first memory circuit and the first output of the second memory circuit is connected by the tenth output wire to the first input of the second total circuit and the first output of the third memory circuit is connected by the eleventh output wire to the second input. the second output circuit and the first output of the fourth memory circuit are connected by a twelfth conductor to the first input of the fifth memory circuit and the first output of the fifth memory circuit is connected by a thirteenth output conductor to the third input of the second summing circuit; and the fifteenth input wire is connected to the second input of the first summation circuit and to the fourth input of the summation product circuit.

Hlavní výhodou zapojení podle vynálezu je, že převzetí a kontrola nové adresy stránky je prováděna během paralelně probíhajícího přenosu dat stránky, a to převážně standardními prostředky mikroprogramováho řadiče, což vzhledem k poměrně značné době trvání přenosu dat stránky jednak umožňuje řeěit tuto úlohu obvody s malými nároky na rychlost, jednak vzhledem k možnosti použití obvodů vyšěí integrace je objem těchto obvodů značně menší. Protože před zahájením přenosu dat jednoho příkazu je prováděn přenos a kontrola nejvýše dvou adres stránky, doba práce s adresami stránek je determinována a je natolik krátká, že lze splnit náročné požadavky na rychlé řazení za sebou zpracovávaných příkazů.The main advantage of the circuitry according to the invention is that the acquisition and checking of the new page address is performed during the parallel transfer of the page data, predominantly by standard microprocessor controller means, which, due to the relatively long duration of page data transfer, Due to the possibility of using higher integration circuits, the volume of these circuits is considerably smaller. Because no more than two page addresses are transmitted and checked before data transfer for a single command is initiated, the work time of the page addresses is determined and is so short that the demanding requirements for rapid sequencing of the processed commands can be met.

Na připojeném výkresu je schematicky znázorněno zapojení obvodů pro generaci nepřímé adresy dat, sestávající jednak!z vlastních obvodů paměti a čítačů adresy, tvořených prvním stupněm, vytvořeným z paměti 01 horních řádů adresy a paměti 02 spodních řádů adresy, a dru hým stupněm, vytvořeným z registru 03 adresy stránky a čítače £4 adresy dat, a z obvodů řídících přenos informace mezi těmito dvěma stupni a provádějících kontroly formátu adresy stránky, sestávajících z prvního součtového obvodu 05. prvního detekčního obvodu £6, druhého detekčního obvodu £2, součtově součinového obvodu 08. prvního pamělového obvodu £2, druhého pamělového obvodu 10. třetího pamělového obvodu 11. čtvrtého pamělového obvodu JA, pátého pamělového obvodu 13 a druhého součtového obvodu JA·The attached drawing schematically illustrates the circuitry of the indirect data address generation circuit, consisting of the actual memory circuits and address counters formed by a first stage formed from the upper address memory 01 and the lower address order memory 02, and a second stage formed from a page address register 03 and a data address counter 44, and circuits controlling the transmission of information between the two stages and performing a page address format check consisting of the first sum circuit 05 of the first detection circuit 64, the second detection circuit 64, the total product circuit 08 a first memory circuit 52, a second memory circuit 10, a third memory circuit 11, a fourth memory circuit JA, a fifth memory circuit 13, and a second total circuit JA ·;

Tyto obvody jsou navzájem propojeny tak, že vstupní datová sběrnice 20 je připojena na první skupinu vstupů paměti £J. horních řádů adresy a na první skupinu vstupů paměti 02 spodních řádů adresy a na první skupinu vstupů druhého detekčního obvodu 07 a déle první skupina výstupů paměti 01 horních řádů adresy je spojena první skupinou 22 vodičů s první skupinou vstupů registru 03 adresy stránky a dále první skupina výstupů paměti 02 spodních řádů adresy je spojena druhou skupinou 23 vodičů s druhou skupinou vstupů registru 03 adresy stránky a dále druhá skupina výstupů paměti 02 spodních řádů adresy je spojena třetí skupinou 24 vodičů s první skupinou vstupů čítače 04 adresy dat a s první skupinou vstupů prvního detekčního obvodu 06 a dále výstupní adresová sběrnice 21 je připojena na první skupinu výstupů registru 03 adresy stránky a ha první skupinu výstupů čítače 04 adresy dat a dále první, vstupní vodič 30 je připojen na první vstup paměti 01 horních řádů adresy a dále druhý, vstupní vodič 31 je připojen na první vstup paměti 02 spodních řádů adresy a na první vstup třetího pamělového obvodu 11 a na první vstup čtvrtého pamělového obvodu JA a dále první výstup čítače £1 adresy dat je spojen třetím vodičem J2 s prvním vstupem prvního součtového obvodu £2 a s třetím vstupem součtově součinového obvodu 08 a s prvním vstupem druhého pamělového obvodu 10 a dále první výstup prvního součtového obvodu 05 je spojen čtvrtým vodičem 34 s prvním vstupem registru 03 adresy stránky a s prvním vstupem čítače 04 adresy dat a s prvním vstupem prvního pamělového obvodu 09 a dále první výstup prvního detekčního obvodu 06 je spojen pátým vodičem 35 s druhým vstupem druhého pamělováho obvodu 10 a dále druhý výstup prvního detekčního obvodu 06 je spojen šestým vodičem 36 s prvním vstupem součtově součinového obvodu 08 a dále první výstup druhého detekčního obvodu 07 je spojen sedmým vodičem 37 s druhým vstupem prvního pamělového obvodu 09 a dále druhý výstup druhého detekčního obvodu 07 je spojen osmým vodičem 38 s druhým vstupem součtově součinového obvodu 08 a s pátým vstupem součtově součinového obvodu 08 a dále první výstup součtově součinového obvodu 08 je spojen devátým vodičem 39 s druhým vstupem třetího pamělového obvodu 11 a s druhým vstupem čtvrtého pamělového obvodu JA a s druhým vstupem pátého pamělového obvodu 13 a dále devátý, výstupní vodič 41 je připojen na první výstup prvního pamělového obvodu 09 a dále první výstup druhého pamělového obvodu 10 je spojen desátým, výstupním vodičem 42 s prvním vstupem druhého součtového obvodu 14 a dále první výstup třetího pamělového obvodu 11 je spojen jedenáctým, výstupním vodičem 43 s druhým vstupem druhého součtového obvodu 14 a dále první výstup čtvrtého pamélového obvodu 12 je spojen dvanáctým vodičem 44 s prvním vstupem pátého pamélového obvodu 13 a dále první výstup pátého pamélového obvodu 13 je spojen třináctým, výstupním vodičem 46 s třetím vstupem druhého součtového obvodu 14 a dále čtrnáctý, výstupní vodič 45 je připojen na první výstup druhého součtového obvodu 14 a dále patnáctý, vstupní vodič 33 je připojen na druhý vstup prvního součtového obvodu 05 a na čtvrtý vstup součtově součinového obvodu 08.These circuits are interconnected such that the input data bus 20 is connected to the first group of memory inputs 51. the upper order of the address and the first input group of the lower address order memory 02 and the first input group of the second detection circuit 07 and beyond the first upper order group of memory output 01 is connected by the first group of wires 22 to the first input group register page 03 the low-order address memory outputs 02 are connected by a second group of wires 23 to the second group of page address register entries 03 and a second low-order address group 02 outputs outputs are connected by a third group of wires to the first group of data address counter 04 inputs and circuit 06 and the output address bus 21 is connected to the first group of outputs of the page address register 03 and the first group of outputs of the data address counter 04 and the first input wire 30 is connected to the first input 01 of the upper order memory and 31 is attached The first input of the lower order memory 02 and the first input of the third memory circuit 11 and the first input of the fourth memory circuit JA and the first output of the data address counter 61 are connected by a third conductor J2 to the first input of the first summing circuit £ 2 and to the third input. summing the product circuit 08 and the first input of the second memory circuit 10 and the first output of the first summing circuit 05 is connected by a fourth wire 34 to the first input of the page address register 03 and the first input of the data address counter 04 and the first input of the first memory circuit 09 the detection circuit 06 is connected by the fifth wire 35 to the second input of the second memory circuit 10, and the second output of the first detection circuit 06 is connected by the sixth wire 36 to the first input of the total product circuit 08 and input m of the first memory circuit 09 and the second output of the second detection circuit 07 is connected by the eighth conductor 38 to the second input of the total product circuit 08 and to the fifth input of the total product circuit 08 and and the ninth output wire 41 is connected to the first output of the first memory circuit 09 and the first output of the second memory circuit 10 is connected by the tenth output wire 42 to the first input. The second output circuit 14 and the first output of the third memory circuit 11 are connected by the eleventh, output conductor 43 to the second input of the second summing circuit 14, and the first output of the fourth memory circuit 12 is connected by the twelfth conductor 44 to the first input of the fifth memory. 13, and the first output of the fifth memory circuit 13 is connected by the thirteenth output conductor 46 to the third input of the second summing circuit 14 and the fourteenth, the output conductor 45 is connected to the first output of the second summing circuit 14 and the fifteenth input wire 33 is connected. the second input of the first summation circuit 05 and the fourth input of the summation product circuit 08.

Obvody generace nepřímé adresy dat pracují takto:The indirect data address generation circuits work as follows:

Položka z tabulky adres stránek je převzata mikroprogramovým řadičem a zkontrolována. Její horní řády jsou prostřednictvím vstupní datové sběrnice 20 uloženy do paměti 01 horních řádů adresy a současně jsou druhým detekčním obvodem 07 zkontrolovány. Spodní řády adresy jsou uloženy prostřednictvím vstupní datové sběrnice 20 do paměti 02 spodních řádů adresy.The entry from the page address table is taken over by the microprocessor controller and checked. Its upper orders are stored by means of the input data bus 20 in the upper order memory 01 and simultaneously checked by the second detection circuit 07. The lower order codes are stored via the input data bus 20 in the lower order code memory 02.

Před zahájením přenosu dat je obsah těchto dvou pamětí vstupním signálem zpracovaným prvním součtovým obvodem 05 přesunut částečně do registru 03 adresy stránky a částečně do čítače 04 adresy dat. Po přesunu je možno okamžitě převzít adresu následující stránky a uložit ji stejným způsobem do paměti 01 horních řádů adresy a do paměti 02 spodních řádů adresy. Při přesunu dat je současně měněna hodnota čítače 04 adresy dat; doséhne-li hodnota čítače 04 adresy dat hranice stránky, je generován výstupní signál, který po zpracováni prvním součtovým obvodem 05 způsobí přesun obsahu paměti 01 horních řádů adresy a paměti 02 spodních řádů adresy částečně do registru 03 adresy stránky a částečně do čítače 04 adresy dat.Before data transmission begins, the contents of the two memories are inputted by the first summation circuit 05, partly transferred to the page address register 03 and partially to the data address counter 04. After the move, the address of the next page can be immediately taken over and stored in the same way in the 01 upper order memory and the 02 lower order memory. When data is moved, the value of the data address counter 04 is also changed; when the value of the page address data counter 04 reaches the page boundary, an output signal is generated which after processing the first sum circuit 05 causes the contents of the upper address memory 01 and the lower address memory 02 to be transferred partially to the page address register 03 and partly to the data address counter 04 .

Při tomto přesunu je adresa dat, přesunovaná z paměti 02 spodních řádů adresy, kontrolována prvním detekčním obvodem 26. Z kontrol prováděných prvním 06 a druhým 07 detekčním obvodem jsou bu3 přímo, nebo prostřednictvím součtově součinového obvodu 08 zpracována chybová hláěení pamatovaná na druhém 10 a třetím 11 pamělovém obvodu.During this transfer, the data address moved from the lower order 02 memory is controlled by the first detection circuit 26. From the checks performed by the first 06 and the second 07 detection circuit, error messages stored on the second 10 and thirds are processed either directly or through the sum of the product circuit 08. 11 of the memory circuit.

Prvním pamšlovým obvodem 09 je generováno hláěení o tom, že paměl horních řádů adresy a paměl spodních řádů adresy jsou v.olné a mohou být opět naplněny novou adresou stránky mikroprogramovým řadičem. Obvod sestávající z čtvrtého 12 a pátého 13 pamělového obvodu detekuje, že nová adresa stránky nebyla dodána mikroprogramovým řadičem včas. Druhý součtový obvod 14 vytváří sdružené hlášení o chybě.The first memory circuit 09 generates a message that the upper order memory and the lower address memory are free and can be re-filled with a new page address by the microprogrammer. The circuit consisting of the fourth 12 and fifth 13 memory circuits detects that the new page address was not delivered by the microprocessor controller in time. The second summing circuit 14 forms a coupled error report.

Claims

Wiring for indirect data address generation, in which the indirect data address generation circuitry consists of the upper address memory, the lower address memory, the page address register, the data address counter, the first add circuit, the first detection circuit, the second detection circuit, the total product circuit , a first memory circuit, a second memory circuit, a third memory circuit, a fourth memory circuit, a fifth memory circuit, and a second total circuit, characterized in that the input data bus (20) is connected to a first set of upper order memory inputs (01) and a first input group of low order memory (02) inputs and a first input group of the second detection circuit (07), and a first group of upper order memory outputs (01) are connected by a first wire group (22) to a first register input group (03) ) of the page address and the first group of outputs p the lower-order address group (02) is connected by a second group of wires (23) to a second group of page address register entries (03) and a second group of lower-order address memory outputs (02) is connected by a third group of wires (24) to a first counter input group (04) data addresses and a first input group of the first detection circuit (06) and an output address line (21) are connected to the first group of outputs of the page address register (03) and to the first group of outputs of the data address counter (04); the input conductor (30) is connected to the first input of the upper order memory (01) and a second input conductor (31) is connected to the first input of the memory (02) of the lower order address and to the first input of the third memory circuit (11) and the first input of the fourth memory circuit (12) and the first output of the address counter (04) are connected by a third conductor (32) to the first input of the first total circuit (05) and to the third input summing the product circuit (08) and the first input of the second memory circuit (10) and the first output of the first total circuit (05) is connected by a fourth conductor (34) to the first page address register input (03) and the first address counter input (04) data and the first input of the first memory circuit (09) and the first output of the first detection circuit (06) is connected by the fifth wire (35) to the second input of the second memory circuit (10) and the second output of the first detection circuit (06) is connected by the sixth wire (36) with a first input of the summation product circuit (08), and a first output of the second detection circuit (07) is connected by a seventh conductor (37) to a second input of the first memory circuit (09) and a second output of the second detection circuit (07) the eighth conductor (38) with the second summation product (08) input and the fifth summation product (08) input and the first summation output a new circuit (08) is connected by a ninth wire (39) to a second input of the third memory circuit (11) and to a second input of a fourth memory circuit (12) and to the second input of the fifth memory circuit (13); the first output of the first memory circuit (09) and the first output of the second memory circuit (10) are connected by the tenth output conductor (42) to the first input of the second total circuit (14) and the first output of the third memory circuit (11) is connected by the eleventh , the output conductor (43) with the second input of the second summing circuit (14) and the first output of the fourth memory circuit (12) are connected by a twelfth conductor (44) to the first input of the fifth memory circuit (13) and ) is connected by the thirteenth output conductor (46) to the third input of the second summing circuit (14) and n to the first output of the second summation circuit (14) and further to the fifteenth, the input conductor (33) is connected to the second input of the first summation circuit (05) and to the fourth input of the summation product (08).