CS217514B1 - Zapojení pro vyhodnocení stavu vyrovnávací paměti - Google Patents

Abstract

Zapojení pro vyhodnocení stavu vyrovnávaoí paměti. Oborem použití Jsou elektronioké číslioové počítače, přídavná zařízení elektronických počítačů, vyrovnávací paměti. Techniokým problémem Jsou obvody provádějící vyhodnooení stavu vyrovnávaoí paměti s nezávislým vkládáním a čtením. Vynález spočívá ve vzájemném zapojení obvodů pro vyhodnooení stavu vyrovnávaoí paměti, které umožňují u vyrovnávaoí paměti s nezávislým zápisem a čtením určit stupeň obsazení vyrovnávaoí paměti. Součástí přihlášky vynálezu je jeden výkres, na němž je sohematioky znázorněna sestava a zapojení obvodů pro vyhodnooení stavu vyrovnávaoí paměti.

Description

Vynález se týká zapojení pro vyhodnocení stavu vyrovnávací paměti s nezávislým vkládáním a vybíráním dat.

Při řešení zařízení provádějících přenos dat mezi obvody pracujícími s různou rychlostí zpracování dat je třeba jako jednu ze základních částí těchto zařízení vyřešit vyrovnávací paměť. Při řešení této vyrovnávací paměti jako paměti s přímým doetupem povolující nezávislá vkládání a vybírání informace je nutno vytvořit obvody synchronizující vkládání a vybírání informace a vyhodnocující mezní stavy vyrovnávací paměti.

Dosud známá řešení obvodů pro vyhodnocení stavu vyrovnávací paměti vycházejí bud z předpokladu, Se nedochází k současnému vkládání i vybírání informace do respektive z vyrovnávací paměti, tudíž, že přechodové jevy obvodů adresace paměti jsou v okamžiku vyhodnocení stavu vyrovnávací paměti ukončeny, nebo využívají toho, že frekvenoe přenosu dat je natolik nízká, že při současném vložení a vybrání informace do a z vyrovnávací paměti je střet požadavků vyřízen ještě před příchodem nového požadavku na paměť.

Uvedené nedostatky odstraňuje zapojení pro vyhodnocení stavu vyrovnávací paměti podle vynálezu, jehož podstata spočívá v tám, že první, vstupní vodič je připojen na druhý vstup druhého součinového obvodu a na druhý vstup třetího součinového obvodu, druhý, vstupní vodič je připojen na první vstup prvního součinového obvodu a na první vstup součtového obvodu, třetí, vstupní vodič je připojen na první vstup první skupiny vstupů multiplexoru, čtvrtý, vstupní vodič je připojen na druhý vstup první skupiny vstupů multiplexoru, pátý, vstupní vodič je připojen na první vstup druhé skupiny vstupů multiplexoru, šestý, vstupní vodič je připojen na druhý vstup druhé skupiny vstupů multiplexoru, sedmý, vstupní vodič je připojen na první řídicí vstup multiplexoru, osmý, vstupní vodič je připojen na druhý řídicí vstup multiplexoru, devátý, vstupní vodič je připojen na druhý, hodinový vstup prvního paměťového obvodu, na druhý, hodinový vstup druhého paměťového obvodu, na druhý vstup čtvrtého součinového obvodu a na třetí vstup součtového obvodu, desátý, vstupní vodič je připojen na druhý, hodinový vstup třetího paměťového obvodu, první výstup prvního součinového obvodu je spojen jedenáctým vodičem s prvním, datovým vstupem druhého paměťového obvodu, první výstup prvního paměťového obvodu je spojen dvanáctým vodičem a prvním vstupem druhého součinového obvodu, první výstup druhého součinového obvodu je spojen třináctým vodičem β prvním vstupem prvního klopného obvodu, čtrnáctý, výstupní vodič je připojen na první výstup prvního klopného obvodu, první výstup druhého paměťového obvodu je spojen patnáctým vodičem s prvním vstupem třetího součinového obvodu, první výstup třetího součinového obvodu je spojen šestnáctým vodičem e prvním vstupem druhého klopného obvodu, sedmnáctý, výstupní vodič _a je připojen na první výstup druhého klopného obvodu, první výstup multiplexoru je spojen osmnáctým vodičem s prvním, datovým vstupem prvního paměťového obvodu a s druhým vstupem prvního součinového obvodu, druhý výstup multiplexoru je spojen devatenáctým vodičem e prvním vstupem čtvrtého součinového obvodu, první výstup čtvrtého součinového obvodu je spojen dvacátým vodičem s prvním, datovým vstupem třetího paměťového obvodu, první výstup třetího paměťového obvodu je spojen dvacátým prvým vodičem s druhým vatu217514 pem součtového obvodu, dvacátý druhý, výstupní vodič je připojen na první výstup součtového obvodu.

Hlavní výhody vynálezu spočívají v tom, Se signály řídicí vkládání i vybírání dat do nebo z vyrovnávací paměti jaou zpracovány samostatně a vyhodnoceny až v okamžiku, kdy je přechodový jev změny adresy paměti ustálen, důsledkem tohoto řeěení je nenáročnost zapojení jak na množství, tak i na funkční rychlost použitých prvků. Toto zapojení dovoluje řeěit vyrovnávací paměti pracující při vysokých rychlostech přenosu dat.

Na připojeném výkresu je schematicky znázorněno blokové schéma zapojeni pro vyhodnocení stavu vyrovnávací paměti.

Tyto obvody sestávají z prvního součinového obvodu 01. prvního paměťového obvodu 02. druhého součinového obvodu 03. prvního klopného obvodu 04. druhého paměťového obvodu 05. třetího součinového obvodu 06. druhého klopného obvodu 07. multiplexoru 08. čtvrtého součinového obvodu 09» třetího paměťového obvodu 10 a součtového obvodu 11. Tyto obvody jsou navzájem propojeny tak, že první, vstupní vodič 20 je připojen na druhá vstup druhého součinového obvodu 03 a na druhý'vstup třetího součinového obvodu 06 a dále druhý vstupní vodič 21 je připojen na první vstup prvního součinového obvodu 01 a na první vstup Součtového obvodu 11 a déle třetí, vstupní vodič 22 je připojen na první vstup skupiny vstupů multiplexoru 08 a déle čtvrtý, vstupní vodič 23 je připojen na druhý vstup první skupiny vstupů multiplexoru 08 a dále pátý, vstupní vodič 24 je připojen na první vstup druhé skupiny vstupů multiplexoru 08 a dále šestý, vstupní vodič'25 je připojen na druhý vstup druhé skupiny vstupů multiplexoru 08 a dála sedmý,

I vstupní vodič 26 je připojen na první řídicí vstup multiplexoru 08 a dále osmý, vstupní vodič 27 je připojen na druhý řídicí vstup multiplexoru 08 a dále devátý, vstupní vodič 28 je připojen na druhý, hodinový vstup prvního paměťového obvodu 02 a na druhý, hodinový vstup druhého paměťového obvodu 05 a na druhý vstup čtvrtého součinového obvodu 09 a na třetí vstup*eoučtového obvodu 11 a dále desátý, vstupní vodič 29 je připojen na druhý, hodinový vstup třetího paměťového obvodu 10 a dále první výstup prvního součinového obvodu 01 je spojen jedenáctým vodičem 30 s prvním, datovým vstupem druhého paměťového obvodu 05 a dále první výstup prvního paměťového obvodu 02 je apojen dvanáctým vodičem 31 s prvním vstupem druhého součinového obvodu 03 a dále první výstup druhého součinového obvodu 01 je spojen třináctým vodičem 32 s prvním vstupem prvního klopného obvodu 04 a dále čtrnáctý, výstupní vodič 33 je připojen na první výatup prvního klopného obvodu 04 a dále první výetup druhého paměťového obvodu 05 je apojen patnáctým vodičem 34 s prvním vstupem třetího součinového obvodu 06 a dále první výetup třetího součinového obvodu 06 je spojen šestnáctým vodičem 35 s prvním vstupem druhého klopného obvodu 07 a dále sedmnáctý, výstupní vodič 36 je připojen na první výetup druhého klopného obvodu 07 a déle první výstup multiplexoru 08 je spojen osmnáctým vodičem 37 s prvním, datovým vstupem prvního paměťového obvodu 02 a s druhým vstupem prvního součinového obvodu 01 a déle druhý výetup multiplexoru 08 je apojen devatenáctým vodičem 18 a prvním vstupem čtvrtého součinového obvodu 09 a dále první výatup čtvrtého součinové3 ho obvodu 09 je spojen dvacátým vodičem 39 a prvním, datovým vstupem třetího pamětového obvodu 10 a déle první výstup třetího paměťového obvodu 10 je spojen dvacátým prvým vodičem 40 s druhým vstupem součtového obvodu 11 a dále dvacátý druhý, výstupní vodič 41 je připojen na první výstup součtového obvodu 11.

Zapojení pro vyhodnocení stavu vyrovnávací paměti pracuje takto: Stav vyrovnávací paměti, odvozený ze vzájemného porovnání adresních čítačů je podle směru přenosu dat zpracován multiplexorem 08. Výstupní signál tohoto multiplexoru ve významu přetečení nebo nedodání informace je osmnáctým vodičem 37 přiveden jednak na druhý vstup prvního součinového obvodu 01. v němž je hradlován signálem druhého, vstupního vodiče 21 blokování přenoeu dat jednak na první, datový vstup prvního paměťového obvodu 02. První 02 a druhý 05 paměťový obvod si pamatují hodnotu vstupních signálů přiváděnou po dobu trvání signálu na devátém vstupním vodiči 28. Výstupy z těchto paměťových obvodů jsou vzorkovány signálem přivedeném po prvním, vstupním vodiči 20 a zapamatovány v prvním 04 a druhém 07 klopném obvodu a významem přetečení/nedodání a blokování výstupu vyrovnávací paměti.

Z druhého výstupu multiplexoru 08 je devatenáctým vodičem 38 veden signál s významem vyrovnávací paměť je schopna přijmout nebo dodat informaci na první vstup čtvrtého součinového obvodu 09. Tento obvod 09 způsobí, že význam tohoto signálu je uvažován v závislosti na hodnotě signálu přivedeného devátým vstupním vodičem 28.

Výstup tohoto čtvrtého součinového obvodu 09 je přiveden dvacátým vodičem 39 na první, datový vstup třetího paměťového obvodu 10, tento obvod 10 si pamatuje hodnotu tohoto signálu přiváděnou po dobu trvání signálu na desátém, vstupním vodiči 29. Výstupní signál z tohoto třetího paměťového obvodu 10 je sečten na součtovém obvodu 11 s druhým, vstupním signálem 21 a s devátým vstupním signálem 28, výsledný součtový signál vedený dvacátým druhým, výstupním vodičem 41 je použit pro blokování žádosti o přenos dat mezi hlavní paměti a vyrovnávací pamětí.

Claims (1)

1. PŘEDMĚT VYNÁLEZU

   Zapojení pro vyhodnocení stavu vyrovnávací paměti vyznačené tím, že první, vstupní vodič (20) je připojen_zna druhý vstup druhého součinového obvodu (03) a na druhý vstup třetího součinového obvodu (06), druhý, vstupní vodič (21) je připojen na první vstup prvního součinového obvodu (01) a na první vstup součtového obvodu (11), třetí, vstupní vodič (22) je připojen na první vstup první skupiny vstupů multiplexoru (08), čtvrtý, vstupní vodič (23) je připojen na druhý vstup první skupiny vstupů multiplexoru (08), pátý, vstupní vodič (24) je připojen na první vstup druhé skupiny vstupů multiplexoru (08), šestý, vstupní vodič (25) je připojen na druhý vstup druhé skupiny vstupů multiplexoru (08), sedmý, vstupní vodič (26) je připojen na první řídicí vstup multiplexoru (08), osmý, vstupní vodič (27) je připojen na druhý řídicí vstup multiplexoru (08), devátý, vstupní vodič (28) je připojen na druhý, hodinový vstup prvního paměťového obvodu (02), na druhý, hodinový vstup druhého paměťového obvodu (05), na druhý vstup čtvrtého součinového obvodu (09) a na třetí vstup součtového obvodu (11), desátý, vstupní vodič (29) je připojen na druhý, hodinový vstup třetího paměťového obvodu (10), první výstup prvního součinového obvodu (01) je spojen jedenáctým vodičem (30) s prvním, datovým vstupem druhého paměťového obvodu (05), první výstup prvního paměťového obvodu (02) je spojen dvanáctým vodičem (31) β prvním vstupem druhého součinového obvodu (03), první výstup druhého součinového obvodu (03) je spojen třináctým vodičem (32) s prvním vstupem prvního klopného obvodu (04), čtrnáctý, výstupní vodič (33) je připojen na první výstup prvního klopného obvodu (04), první výstup druhého paměťového obvodu (05) je spojen patnáctým vodičem (34) a prvním vstupem třetího součinového obvodu (06), první výstup třetího součinového obvodu (06) je spojen šestnáctým vodičem (35) & prvním vstupem druhého klopného obvodu (07), sedmnáctý, výstupní vodič (36) je připojen na první výstup druhého klopného obvodu (07), první výstup multiplexoru (08) je spojen osmnáctým vodičem (37) a prvním, datovým vstupem prvního paměťového obvodu (02) a a druhým vstupem prvního součinového obvodu (01), druhý výstup multiplexoru (08) je spojen devatenáctým vodičem (38) a prvním vstupem čtvrtého součinového obvodu (09), první výstup čtvrtého součinového obvodu (09) je spojen dvacátým vodičem (39) a prvním, datovým vstupem třetího paměťového obvodu (10), první výstup třetího paměťového obvodu (10) je apojen dvacátým prvým vodičem (40) e druhým vatupem součtového obvodu (11), dvacátý druhý, výstupní vodič (41) je připojen na první výstup součtového obvodu (11).