CS217514B1

CS217514B1 - Connection for buffer status evaluation

Info

Publication number: CS217514B1
Application number: CS141581A
Authority: CS
Inventors: Dusan Loutocky; Pavel Kubin; Karel Jehnata
Original assignee: Dusan Loutocky; Pavel Kubin; Karel Jehnata
Priority date: 1981-02-27
Filing date: 1981-02-27
Publication date: 1983-01-28

Abstract

Zapojení pro vyhodnocení stavu vyrovnávaoí paměti. Oborem použití Jsou elektronioké číslioové počítače, přídavná zařízení elektronických počítačů, vyrovnávací paměti. Techniokým problémem Jsou obvody provádějící vyhodnooení stavu vyrovnávaoí paměti s nezávislým vkládáním a čtením. Vynález spočívá ve vzájemném zapojení obvodů pro vyhodnooení stavu vyrovnávaoí paměti, které umožňují u vyrovnávaoí paměti s nezávislým zápisem a čtením určit stupeň obsazení vyrovnávaoí paměti. Součástí přihlášky vynálezu je jeden výkres, na němž je sohematioky znázorněna sestava a zapojení obvodů pro vyhodnooení stavu vyrovnávaoí paměti.Circuitry for evaluating the state of a buffer memory. The field of application is electronic digital computers, additional devices of electronic computers, buffer memories. The technical problem is circuits for evaluating the state of a buffer memory with independent insertion and reading. The invention consists in the mutual connection of circuits for evaluating the state of a buffer memory, which allow determining the degree of occupancy of the buffer memory in a buffer memory with independent writing and reading. The application for the invention includes one drawing, which schematically shows the assembly and connection of circuits for evaluating the state of a buffer memory.

Description

Vynález se týká zapojení pro vyhodnocení stavu vyrovnávací paměti s nezávislým vkládáním a vybíráním dat.The invention relates to a circuit for evaluating a buffer state with independent data entry and retrieval.

Při řešení zařízení provádějících přenos dat mezi obvody pracujícími s různou rychlostí zpracování dat je třeba jako jednu ze základních částí těchto zařízení vyřešit vyrovnávací paměť. Při řešení této vyrovnávací paměti jako paměti s přímým doetupem povolující nezávislá vkládání a vybírání informace je nutno vytvořit obvody synchronizující vkládání a vybírání informace a vyhodnocující mezní stavy vyrovnávací paměti.When solving data transfer devices between circuits operating at different data processing speeds, it is necessary to solve the buffer as one of the basic parts of these devices. When solving this buffer as a direct doetup memory allowing independent information input and retrieval, it is necessary to create circuits synchronizing information input and retrieval and evaluating buffer limit states.

Dosud známá řešení obvodů pro vyhodnocení stavu vyrovnávací paměti vycházejí bud z předpokladu, Se nedochází k současnému vkládání i vybírání informace do respektive z vyrovnávací paměti, tudíž, že přechodové jevy obvodů adresace paměti jsou v okamžiku vyhodnocení stavu vyrovnávací paměti ukončeny, nebo využívají toho, že frekvenoe přenosu dat je natolik nízká, že při současném vložení a vybrání informace do a z vyrovnávací paměti je střet požadavků vyřízen ještě před příchodem nového požadavku na paměť.The prior art solutions for buffer state evaluation are based either on the assumption that there is no simultaneous insertion and retrieval of information into and from the buffer, respectively, because the transient phenomena of the memory addressing circuits are terminated at the time of the buffer state evaluation or the frequency of the data transmission is so low that, when the information is inserted and retrieved into and from the buffer, the request conflict is resolved before a new memory request arrives.

Uvedené nedostatky odstraňuje zapojení pro vyhodnocení stavu vyrovnávací paměti podle vynálezu, jehož podstata spočívá v tám, že první, vstupní vodič je připojen na druhý vstup druhého součinového obvodu a na druhý vstup třetího součinového obvodu, druhý, vstupní vodič je připojen na první vstup prvního součinového obvodu a na první vstup součtového obvodu, třetí, vstupní vodič je připojen na první vstup první skupiny vstupů multiplexoru, čtvrtý, vstupní vodič je připojen na druhý vstup první skupiny vstupů multiplexoru, pátý, vstupní vodič je připojen na první vstup druhé skupiny vstupů multiplexoru, šestý, vstupní vodič je připojen na druhý vstup druhé skupiny vstupů multiplexoru, sedmý, vstupní vodič je připojen na první řídicí vstup multiplexoru, osmý, vstupní vodič je připojen na druhý řídicí vstup multiplexoru, devátý, vstupní vodič je připojen na druhý, hodinový vstup prvního paměťového obvodu, na druhý, hodinový vstup druhého paměťového obvodu, na druhý vstup čtvrtého součinového obvodu a na třetí vstup součtového obvodu, desátý, vstupní vodič je připojen na druhý, hodinový vstup třetího paměťového obvodu, první výstup prvního součinového obvodu je spojen jedenáctým vodičem s prvním, datovým vstupem druhého paměťového obvodu, první výstup prvního paměťového obvodu je spojen dvanáctým vodičem a prvním vstupem druhého součinového obvodu, první výstup druhého součinového obvodu je spojen třináctým vodičem β prvním vstupem prvního klopného obvodu, čtrnáctý, výstupní vodič je připojen na první výstup prvního klopného obvodu, první výstup druhého paměťového obvodu je spojen patnáctým vodičem s prvním vstupem třetího součinového obvodu, první výstup třetího součinového obvodu je spojen šestnáctým vodičem e prvním vstupem druhého klopného obvodu, sedmnáctý, výstupní vodič _aje připojen na první výstup druhého klopného obvodu, první výstup multiplexoru je spojen osmnáctým vodičem s prvním, datovým vstupem prvního paměťového obvodu a s druhým vstupem prvního součinového obvodu, druhý výstup multiplexoru je spojen devatenáctým vodičem e prvním vstupem čtvrtého součinového obvodu, první výstup čtvrtého součinového obvodu je spojen dvacátým vodičem s prvním, datovým vstupem třetího paměťového obvodu, první výstup třetího paměťového obvodu je spojen dvacátým prvým vodičem s druhým vatu217514 pem součtového obvodu, dvacátý druhý, výstupní vodič je připojen na první výstup součtového obvodu.These drawbacks are eliminated by the circuit state evaluation circuit according to the invention, characterized in that the first input conductor is connected to the second input of the second product circuit and the second input of the third product circuit, the second input conductor is connected to the first input of the first product circuit, and to the first input of the summation circuit, third, the input conductor is connected to the first input of the first multiplexer input group, the fourth input conductor is connected to the second input of the first multiplexer input group, the fifth input conductor is connected to the first input of the second multiplexer input group sixth, input wire is connected to the second input of the second multiplexer input group, seventh, input wire is connected to the first multiplexer control input, eighth, input wire is connected to the second multiplexer control input, ninth, input wire is connected to the second, clock input of the first memories on the second, clock input of the second memory circuit, on the second input of the fourth product circuit and on the third input of the sum circuit, the tenth input wire is connected to the second, clock input of the third memory circuit, the first output of the first product circuit is connected by first, data input of second memory circuit, first output of first memory circuit is connected by twelfth wire and first input of second product circuit, first output of second product circuit is connected by thirteenth wire β first input of first flip-flop, fourteenth, output wire is connected to first output of first the first output of the second memory circuit is connected by the fifteenth wire to the first input of the third product circuit, the first output of the third product circuit is connected by the sixteenth wire to the first input of the second flip-flop, the seventeenth, the guiding _and is connected to the first output of the second flip-flop, the first output of the multiplexer is connected to the eighteenth wire with the first data input of the first storage circuit and the second input of the first gate circuit, the second multiplexer output is coupled to the nineteenth wire e first input of the fourth gate circuit, a first outlet the fourth product circuit is connected by the twenty-wire to the first data input of the third memory circuit;

Hlavní výhody vynálezu spočívají v tom, Se signály řídicí vkládání i vybírání dat do nebo z vyrovnávací paměti jaou zpracovány samostatně a vyhodnoceny až v okamžiku, kdy je přechodový jev změny adresy paměti ustálen, důsledkem tohoto řeěení je nenáročnost zapojení jak na množství, tak i na funkční rychlost použitých prvků. Toto zapojení dovoluje řeěit vyrovnávací paměti pracující při vysokých rychlostech přenosu dat.The main advantages of the invention are that the signals controlling the insertion and retrieval of data into or from the buffer are processed separately and evaluated only when the transient effect of the change of memory address is stabilized, the result of this solution is the functional speed of the elements used. This connection allows to handle buffers operating at high data rates.

Na připojeném výkresu je schematicky znázorněno blokové schéma zapojeni pro vyhodnocení stavu vyrovnávací paměti.A schematic block diagram for evaluating the buffer status is shown schematically in the attached drawing.

Tyto obvody sestávají z prvního součinového obvodu 01. prvního paměťového obvodu 02. druhého součinového obvodu 03. prvního klopného obvodu 04. druhého paměťového obvodu 05. třetího součinového obvodu 06. druhého klopného obvodu 07. multiplexoru 08. čtvrtého součinového obvodu 09» třetího paměťového obvodu 10 a součtového obvodu 11. Tyto obvody jsou navzájem propojeny tak, že první, vstupní vodič 20 je připojen na druhá vstup druhého součinového obvodu 03 a na druhý'vstup třetího součinového obvodu 06 a dále druhý vstupní vodič 21 je připojen na první vstup prvního součinového obvodu 01 a na první vstup Součtového obvodu 11 a déle třetí, vstupní vodič 22 je připojen na první vstup skupiny vstupů multiplexoru 08 a déle čtvrtý, vstupní vodič 23 je připojen na druhý vstup první skupiny vstupů multiplexoru 08 a dále pátý, vstupní vodič 24 je připojen na první vstup druhé skupiny vstupů multiplexoru 08 a dále šestý, vstupní vodič'25 je připojen na druhý vstup druhé skupiny vstupů multiplexoru 08 a dála sedmý,These circuits consist of the first product circuit 01 of the first memory circuit 02 of the second product circuit 03 of the first flip circuit 04 of the second memory circuit 05 of the third product circuit 06 of the second flip circuit 07 of the multiplexer 08 of the fourth product circuit 09 of the third memory circuit These circuits are interconnected such that the first input conductor 20 is connected to the second input of the second product circuit 03 and to the second input of the third product circuit 06 and the second input conductor 21 is connected to the first input of the first product. the input wire 22 is connected to the first input of the multiplexer input group 08 and the fourth one, the input wire 23 is connected to the second input of the first multiplexer input group 08 and the fifth input wire 24 is connected to the first input of the second multiplexer input group 08 and a sixth input wire 25 is coupled to a second input of the second input group of multiplexer 08 and a seventh,

I vstupní vodič 26 je připojen na první řídicí vstup multiplexoru 08 a dále osmý, vstupní vodič 27 je připojen na druhý řídicí vstup multiplexoru 08 a dále devátý, vstupní vodič 28 je připojen na druhý, hodinový vstup prvního paměťového obvodu 02 a na druhý, hodinový vstup druhého paměťového obvodu 05 a na druhý vstup čtvrtého součinového obvodu 09 a na třetí vstup*eoučtového obvodu 11 a dále desátý, vstupní vodič 29 je připojen na druhý, hodinový vstup třetího paměťového obvodu 10 a dále první výstup prvního součinového obvodu 01 je spojen jedenáctým vodičem 30 s prvním, datovým vstupem druhého paměťového obvodu 05 a dále první výstup prvního paměťového obvodu 02 je apojen dvanáctým vodičem 31 s prvním vstupem druhého součinového obvodu 03 a dále první výstup druhého součinového obvodu 01 je spojen třináctým vodičem 32 s prvním vstupem prvního klopného obvodu 04 a dále čtrnáctý, výstupní vodič 33 je připojen na první výatup prvního klopného obvodu 04 a dále první výetup druhého paměťového obvodu 05 je apojen patnáctým vodičem 34 s prvním vstupem třetího součinového obvodu 06 a dále první výetup třetího součinového obvodu 06 je spojen šestnáctým vodičem 35 s prvním vstupem druhého klopného obvodu 07 a dále sedmnáctý, výstupní vodič 36 je připojen na první výetup druhého klopného obvodu 07 a déle první výstup multiplexoru 08 je spojen osmnáctým vodičem 37 s prvním, datovým vstupem prvního paměťového obvodu 02 a s druhým vstupem prvního součinového obvodu 01 a déle druhý výetup multiplexoru 08 je apojen devatenáctým vodičem 18 a prvním vstupem čtvrtého součinového obvodu 09 a dále první výatup čtvrtého součinové3 ho obvodu 09 je spojen dvacátým vodičem 39 a prvním, datovým vstupem třetího pamětového obvodu 10 a déle první výstup třetího paměťového obvodu 10 je spojen dvacátým prvým vodičem 40 s druhým vstupem součtového obvodu 11 a dále dvacátý druhý, výstupní vodič 41 je připojen na první výstup součtového obvodu 11.The input conductor 26 is connected to the first control input of the multiplexer 08 and the eighth, the input conductor 27 is connected to the second control input of the multiplexer 08 and the ninth, the input conductor 28 is connected to the second clock input of the first memory circuit 02 and the second clock. the input of the second memory circuit 05 and the second input of the fourth product circuit 09 and the third input of the e-mail circuit 11 and the tenth input wire 29 is connected to the second clock input of the third memory circuit 10 and the first output of the first product circuit 01 is connected by the eleventh conductor 30 with the first data input of the second memory circuit 05, and the first output of the first memory circuit 02 is connected by a twelfth conductor 31 with the first input of the second product circuit 03 and further the first output of the second product circuit 01 is connected by the thirteenth conductor 32 with the first input of the first flip-flop 04 and further fourteenth, ex the clamp conductor 33 is connected to the first output of the first flip-flop 04, and the first output of the second memory circuit 05 is connected by a fifteenth wire 34 with the first input of the third product circuit 06 and circuit 17 and seventeen, the output conductor 36 is connected to the first output of the second flip-flop 07 and longer the first output of the multiplexer 08 is connected by the eighteenth conductor 37 to the first data input of the first memory circuit 02 and the second input to the first 08 is connected by the nineteenth wire 18 and the first input of the fourth product circuit 09 and the first output of the fourth product circuit 09 is connected by the twenty conductor 39 and the first, data input of the third memory circuit 10 and longer the first output of the third memory circuit 10 a first conductor 40 having a second summation circuit input 11 and a twenty-second output wire 41 connected to a first summation circuit output 11.

Zapojení pro vyhodnocení stavu vyrovnávací paměti pracuje takto: Stav vyrovnávací paměti, odvozený ze vzájemného porovnání adresních čítačů je podle směru přenosu dat zpracován multiplexorem 08. Výstupní signál tohoto multiplexoru ve významu přetečení nebo nedodání informace je osmnáctým vodičem 37 přiveden jednak na druhý vstup prvního součinového obvodu 01. v němž je hradlován signálem druhého, vstupního vodiče 21 blokování přenoeu dat jednak na první, datový vstup prvního paměťového obvodu 02. První 02 a druhý 05 paměťový obvod si pamatují hodnotu vstupních signálů přiváděnou po dobu trvání signálu na devátém vstupním vodiči 28. Výstupy z těchto paměťových obvodů jsou vzorkovány signálem přivedeném po prvním, vstupním vodiči 20 a zapamatovány v prvním 04 a druhém 07 klopném obvodu a významem přetečení/nedodání a blokování výstupu vyrovnávací paměti.The buffer state evaluation circuit works as follows: The buffer state derived from the address counter alignment is processed by the multiplexer 08 according to the data transmission direction. The output signal of this multiplexer in terms of overflow or failure to supply information is fed to the second input of the first 01. in which it is gated by the signal of the second input data blocking block 21 to the first data input of the first memory circuit 02. The first 02 and second 05 memory circuits remember the value of the input signals fed during the duration of the signal on the ninth input wire 28. of these memory circuits are sampled by the signal applied to the first, input conductor 20 and memorized in the first 04 and second 07 flip-flops and the meaning of overflow / non-delivery and blocking of the buffer output.

Z druhého výstupu multiplexoru 08 je devatenáctým vodičem 38 veden signál s významem vyrovnávací paměť je schopna přijmout nebo dodat informaci na první vstup čtvrtého součinového obvodu 09. Tento obvod 09 způsobí, že význam tohoto signálu je uvažován v závislosti na hodnotě signálu přivedeného devátým vstupním vodičem 28.From the second output of the multiplexer 08 a signal with meaning is routed through the nineteenth wire 38, the buffer is able to receive or supply information to the first input of the fourth product circuit 09. This circuit 09 causes the signal to be assumed as a function of the signal supplied by the ninth input wire 28 .

Výstup tohoto čtvrtého součinového obvodu 09 je přiveden dvacátým vodičem 39 na první, datový vstup třetího paměťového obvodu 10, tento obvod 10 si pamatuje hodnotu tohoto signálu přiváděnou po dobu trvání signálu na desátém, vstupním vodiči 29. Výstupní signál z tohoto třetího paměťového obvodu 10 je sečten na součtovém obvodu 11 s druhým, vstupním signálem 21 a s devátým vstupním signálem 28, výsledný součtový signál vedený dvacátým druhým, výstupním vodičem 41 je použit pro blokování žádosti o přenos dat mezi hlavní paměti a vyrovnávací pamětí.The output of the fourth product circuit 09 is applied by the twenty-wire 39 to the first data input of the third memory circuit 10, which circuit 10 remembers the value of this signal supplied for the duration of the signal on the tenth input wire 29. summed on the sum circuit 11 with the second input signal 21 and the ninth input signal 28, the resulting sum signal conducted by the twenty second output wire 41 is used to block the data transfer request between the main memory and the buffer.

Claims

SUBJECT OF THE INVENTION

Circuit arrangement for evaluating the state of the buffer, wherein the first input conductor (20) is connected _from the second input of the second AND gate (03) and the second input of the third AND gate (06), second input conductor (21) is connected to a first input of the first product circuit (01) and a first input of the sum circuit (11), a third input wire (22) is connected to the first input of the first multiplexer input group (08), a fourth input wire (23) is connected to the second input a first multiplexer input group (08), a fifth input wire (24) is connected to a first input of a second multiplexer input group (08), a sixth input wire (25) is connected to a second input of the second multiplexer input group (08), a seventh, the input conductor (26) is connected to the first control input of the multiplexer (08), the eighth input conductor (27) is connected to the second control input of the multiplexer (08), the ninth input conductor (28) is connected to the second a new input of the first memory circuit (02), a second, clock input of the second memory circuit (05), a second input of the fourth product circuit (09) and a third input of the total circuit (11), a tenth input wire (29) connected to second, clock input of third memory circuit (10), first output of first product circuit (01) is connected by eleventh wire (30) to first, data input of second memory circuit (05), first output of first memory circuit (02) is connected by twelfth wire (31) β by the first input of the second product circuit (03), the first output of the second product circuit (03) is connected by a thirteenth wire (32) to the first input of the first flip-flop (04); a first flip-flop (04), a first output of the second memory circuit (05) being connected by a fifteenth wire (34) and a first input of the third product circuit (06), a first output the third product circuit (06) is connected by the sixteenth conductor (35) & the first input of the second flip-flop (07), the seventeenth output wire (36) is connected to the first output of the second flip-flop (07), the first multiplexer output (08) is connected by the eighteenth wire (37) and the first data input of the first memory circuit (02) and a second input of the first product circuit (01), the second output of the multiplexer (08) is connected by the nineteenth wire (38) and the first input of the fourth product circuit (09) the output of the fourth product circuit (09) is connected by the twenty conductor (39) and the first data input of the third memory circuit (10), the first output of the third memory circuit (10) is connected by the twenty first conductor (40) and The twenty-second output wire (41) is connected to the first output of the summation circuit (11).