CS216006B1

CS216006B1 - processor recovery circuit

Info

Publication number: CS216006B1
Application number: CS183080A
Authority: CS
Inventors: Ladislav Siska; Otakar Plechata; Zdenek Fixa
Original assignee: Ladislav Siska; Otakar Plechata; Zdenek Fixa
Priority date: 1980-03-17
Filing date: 1980-03-17
Publication date: 1982-10-29

Abstract

Obvod pro obnovení činnosti procesoru řeší problém obnoveni činnosti zabezpečeného procesoru při výskytu mimořádného stavu. Obvod podle vynálezu způsobí při výskytu mimořádného stavu zastavení procesoru a jeho opětné spuštění z pevně zvoleného bodu, přičemž se provádí rozlišení, zda příčina mimořádného stavu je bučí trvalá nebo přechodné či v části procesoru, která neznemožňuje pokračování v jiné úloze, případně je-li příčina tohoto stavu z diagnostických důvodů úmyslné. Kromě trvalé příčiny se ve všech ostatních případech provádí likvidace mimořádného stavu s možností pokračování z předem stanoveného bodu návratu. Obvod je použitelný jako doplněk samostatných procesorů pro zpracování dat, zvláště pak pro servisní a diagnostické procesory.The processor recovery circuit solves the problem of recovering the operation of a secured processor when an emergency occurs. The circuit according to the invention causes the processor to stop and restart from a fixed point when an emergency occurs, while a distinction is made as to whether the cause of the emergency is permanent or temporary or in a part of the processor that does not prevent continuation in another task, or if the cause of this state is intentional for diagnostic reasons. In addition to a permanent cause, in all other cases the emergency is eliminated with the possibility of continuation from a predetermined return point. The circuit is usable as a supplement to separate processors for data processing, especially for service and diagnostic processors.

Description

Vynález se týká obvodu pro obnovení činnosti procesoru, to jest přídavného řadičového obvodu, který umožňuje pokus o obnovení činnosti zabezpečeného procesoru při výskytu mimořádného stavu.The present invention relates to a processor recovery circuit, i.e., an additional controller circuit, that allows an attempt to resume operation of a secure processor when an emergency occurs.

Mimořádným stavem zabezpečeného procesoru se rozumí stav, jehož příčinou je selhání technických prostředků procesoru, které se projevuje buč jako sginál PORUCHA, vystupující z obvodů, které provádějí zabezpečení procesoru technickými prostředky, např. hlídače kódů, parity a tak podobně, nebo jako výsledný numerický nesouhlas algoritmického zabezpečení programovými prostředky. Pokud není programován bod návratu, vede často výskyt numerické chyby, stejně jako ve většině případů výskyt signálu FORUCHA na zastavení procesoru, tzn. NESPUŠTĚN, a to i v případě poruchy nahodilého charakteru.An extraordinary state of a secure processor is a condition that is caused by a failure of the processor's hardware, manifesting either as a SIGNAL FAILURE, emerging from circuits that provide the processor with hardware, such as code keepers, parity or the like, or resulting numerical disagreement. algorithmic security by software. If the return point is not programmed, the occurrence of a numerical error often leads, as in most cases, the occurrence of a FORUCHA signal to a processor stop; NOT STARTED, even in case of accidental failure.

Některé procesory proto bývají vybaveny technickými prostředky pro umožnění funkce RETRY. Principem těchto zařízení je, že u vybraného typu operací se při výskytu mimořádného stavu zahrání uložení výsledků o jiným zařízením, například jiným procesorem, se obslouží opakování operace. Nevýhodou tohoto principu je, že pokud je použit v samostatném procesoru, nebo v procesoru, u kterého se v případě mimořádného stavu jeho samostatnost předpokládá, je jednoúčelové zařízení pro obsloužení zopakování operace neúměrně složité. Jindy bývá použit princip přeruěení, jehož nevýhodou je, že musí být procesor od samého počátku tohoto hlediska navržen, což mimo jiné znamená, že je vybaven sadou přepínatelných registrů a dalšími technickými prostředky poměrně značného rozsahu.Some processors are therefore equipped with technical means to enable the RETRY function. The principle of these devices is that in the selected type of operation, in the event of an emergency, the storage of results about another device, such as another processor, is performed to repeat the operation. The disadvantage of this principle is that when used in a standalone processor, or in a processor that is assumed to be autonomous in an emergency, a dedicated device to handle the retry is excessively complex. At other times, the interruption principle is used, the disadvantage of which is that the processor must be designed from the outset, which means, inter alia, that it is equipped with a set of switchable registers and other technical means of a relatively large scale.

Tyto nevýhody odstraňuje obvod pro obnovení činnosti procesoru podle vynélezu, jehož podstatou je, že se skládá ze tří částí a to prvé části, tj. registrátoru, složeného z prvních a druhých jednobitových pamětí druhu poruchy, z jednobitové paměti vnuceného startu, ze součtového hradla a z jednobitové paměti výskytu poruchy, přičemž vstup každé z prvních a druhých jednobitových pamětí druhu poruchy je propojen⁸jedním ze vstupů součtového hradla a zároveň je jedním ze vstupů z poruchových obvodů procesoru, vstup jednobitové páměti je propojen s dalším ze vstupů součtového hradla a zároveň je vstupem z obvodu nuceného startu procesoru, výstup součtového hradla je propojen se vstupem jednobitové paměti výskytu poruchy, nulovací vstupy všech jednobitových pamětí jsou spolu propojeny na společný nulovací vstup, přičemž výstupy prvních jednobitových pamětí druhu poruchy jsou propojeny do druhé části obvodu a zároveň jsou výstupem podmínek pro procesor, přímé výstupy druhých jednobitových paměti druhu poruchy jsou výstupem podmínek pro procesor, inverzní výstupy druhých jednobitových pamětí druhu poruchy jsou propojeny do druhé části obvodu, výstup jednobitové paměti vnuceného startu je výstupem podmínek pro procesor, přímý výstup jednobitové paměti výskytu poruchy je propojen do druhé části a inverzní výstup do třetí části obvodu, pro z druhé části tj. obvodu spouštění a zastavování procesoru, složeného z prvého součinového hradla, generátoru spouštěcího impulzu, druhého součinového hradla, zpožďovacího obvodu a řadiče, přičemž na jeden vstup prvého součinového hradla je propojen přímý výstup jednobitové paměti výskytu poruchy a další vstupy prvého součinového hradla jsou vstupem z podmínkových obvodů procesoru, výstup prvého součinového hradla je spojen se vstupem generátoru spouštěcího impulzu, výstup generátoru je zapojen na vstup zpožďovacího obvodu a na prvý vstup druhého součinového hradla, přičemž na další vstupy druhého součinového hradla jsou připojeny přímé výstupy prvních jednobitových pamětí druhu poruchy a inverzní výstupy druhých jednobitových pamětí druhu poruchy, výstup zpožďovacího obvodu je propojen na vstupThese disadvantages are overcome by the processor recovery circuit according to the invention, which consists of three parts, the first part, the registrar, consisting of the first and second one-bit fault-type memories, the one-bit forced-start memory, the sum gate, and one-bit fault occurrence memories, where the input of each of the first and second one-bit failures memories is interconnected by ⁸ one of the summation gate inputs and is one of the processor fault circuit inputs, the one-bit memory input is connected to the other of the summation gate inputs from the forced start circuit of the processor, the output of the sum gate is connected to the single-bit fault memory input, the reset inputs of all single-bit memories are interconnected to a common reset input, while the outputs of the first single-bit fault type memories are connected to the second part the output of the conditions for the processor, the direct outputs of the second one-bit memory of the fault type are the output of the conditions for the processor, the inverse outputs of the second one-bit memory of the fault type are connected to the the fault occurrence memory is connected to the second part and the inverse output to the third part of the circuit, for the second part i.e. the start and stop circuit of the processor comprising the first product gate, the trigger pulse generator, the second product gate, the delay circuit and the controller. the input of the first product gate is connected to the direct output of the one-bit fault memory and the other inputs of the first product gate are input from the processor's processor circuits, the output of the first product gate is connected to the input of the trigger generator the output of the generator is connected to the input of the delay circuit and to the first input of the second product gate, while the other inputs of the second product gate are connected to the direct outputs of the first one-bit fault memories and inverse outputs of the second one-bit fault memories;

216 006 řadiče, jehož prvý výstup je propojen do třetí čésti obvodu, a zároveň je zapisovacím výstupem pro procesor, druhý výstup je nulovacím výstupem pro adresový registr paměti instrukcí procesoru, třetí výstup je přesouvacťm výstupem pro adresové obvody pamětí instrukcí procesoru a čtvrtý výstup je spouštěcím výstupem pro řadič procesoru, zatímco výstup druhého součinového hradla je zastavovacím výstupem pro řadič procesoru a z třetí čésti, tj. obvodu pro úklid, obsahující třetí součinové hradlo, prvý registr adresy instrukce a druhý registr poruchového vektoru, má třetí součinové hradle spojen*⁵ jedním vstupem na inverzní výstup jednobitové paměti výskytu poruchy, druhý vstup třetího součinového hradla je taktovacím vstupem z řadiče procesoru, výstup třetího součinového hradla je propojen na vzorkovací vstup čpevého registru, jehož datové vstupy jsou vstupem operačního znaku skokové instrukce z procesoru a datové vstupy jsou vstupem z adresovacího registru paměti instrukcí procesoru, vzorkovací vstup druhého registru je připojen na prvý výstup řadiče, datové vstupy druhého registru jsou vstupem poruchového vektoru z procesoru, přičemž výstupy z prvého registru i z druhého registru jsou výstupem obvodu úklidu pro procesor.216 006 of a controller whose first output is interconnected to the third circuit and is a writer output to the processor, the second output is a reset output for the processor instruction memory address register, the third output is a shift output for the address circuits of the processor instruction memories and the fourth output is a trigger the processor controller output, while the output of the second product gate is a stop output for the processor controller and from the third part, i.e. the cleaning circuit containing the third product gate, the first instruction address register and the second fault vector register, has the third product gate connected * ⁵ to the inverse output of the single-bit fault memory, the second input of the third product gate is the clock input from the processor controller, the output of the third product gate is connected to the sampling input of the first register whose data inputs are input of the operational character of the jump instr processor input and data inputs are input from the memory address memory register register of the processor instructions, the second register sampling input is connected to the first controller output, the second register data inputs are the fault vector input from the processor. processor.

Obvod podle vynálezu umožňuje jednoduchými prostředky provést opětné spuštění z pevně zvolené adresy i samostatného procesoru, který nemusí být vybaven pro funkci přerušení, který je v důsledku mimořádného stavu přímo zastaven a nebe zastaven nepřímo prostřednictvím navrhovaného obvodu.The circuit according to the invention makes it possible, by simple means, to restart from a fixed address and from a separate processor which does not need to be equipped for an interrupt function which is directly stopped due to an emergency and heavily stopped indirectly by means of the proposed circuit.

Po opětném spuštění, při vhodně navrženém programu, mikroprogramu, je procesor schopen pomocí tohoto obvodu rozlišit, zda jde o poruchu trvalou a v případě poruchy přechodné nebo poruchy v čésti procesoru, která neznemožňuje pokračování v jiné úloze, provést analýzu příčin mimořádného stavu a na jejím základě se rozhodnout o případném pokračování eventuálně při vhodně navrženém programu, mikroprogramu, pokračovat z předem stanoveného- bodu návratu. Obvod déle umožňuje provádět orgramově či mikroporgramově automatickou diagnostiku hlídačů procesoru, i když procesor není vybaven zvláštními diagnostickými režimy pro potlačování úmyslně zavlékaných poruch.After restarting, with a suitably designed program, the microprogram, the processor is able to distinguish, by means of this circuit, whether it is a permanent fault and in case of a transient or a fault in the processor part which does not prevent continuing another task to decide, if necessary, to proceed from a predetermined return point, possibly with a suitably designed program, the microprogram. The circuit allows longer to perform orgram or microporgram automatic diagnostics of processor watchers, even if the processor is not equipped with special diagnostic modes for suppressing intentionally introduced faults.

Jedno možné konkrétní provedení obvodu podle vynálezu je znázorněno na připojeném výkreseOne possible specific embodiment of the circuit according to the invention is shown in the attached drawing

Obvod pro obnovení činnosti procesoru má tři čésti upravené tak, že prvá Část, registrátor _1, složený z prvních a druhých jednobitových pamětí 10, 11 druhu poruchy, z jednobitové paměti 12 nuceného startu, ze součtového hradla 13 a z jednobitové paměti 14 v-skytu poruchy je propojen tak, že vstup každé z prvních a druhých jednobitových pamětí 10, 11 druhu poruchy je propojen s jedním ze vstupů součtového hradla 13 a zároveň je jedním ze vstupů 110 z poruchových obvodů procesoru, vstup jednobitové paměti 12 je propojen s dalším ze vstupů součtového hradla 13 a zároveň se vstupem 120 z obvodu nuceného startu procesoru, výstup součtového hradla 13 je propojen se vstupem jednobitové paměti 14 výskytu poruchy, nulovací vstupy všech jednobitových pamětí 10, 11, 12. 14 jsou spolu propojeny na společný nulovací vstup 100. přičemž přímé výstupy 101 prvních jednobitových pamětí 10 druhu poruchy jsou propojeny do druhé části obvodu a zároveň jsou výstupem podmínek pro procesor, přímé výstupy 111 druhých jednobitových pamětí 11 druhu poruchy jsou výstupem podmínek pro procesor, inverzní výstupy 112 druhých jednobitových pamětí 11 druhu poruchy jsou propojeny do druhé části obvodu, výstup 121 jednobitové paměti 12 vnuceného startu je výstupem podmínek pro procesor, přímý výstup 141 jednobitové paměti 14 výskytu poruchy je propojen do . wúe+nn 142 do třetí části obvodu, druhé část, obvod 2 pro spouštěníThe processor recovery circuit has three parts modified such that the first part, the register 1, consists of the first and second one-bit fault memories 10, 11, the one-bit forced start memory 12, the sum gate 13 and the one-bit memory 14 in the fault sky. is interconnected such that the input of each of the first and second single-bit fault memories 10, 11 is coupled to one of the summation gate inputs 13 and at the same time is one of the inputs 110 of the processor fault circuits; and the input 120 from the forced start circuit of the processor, the output of the summing gate 13 is coupled to the input of the one-byte fault memory 14, the reset inputs of all the single-byte memories 10, 11, 12, 14 are coupled to the common reset input 100. the outputs 101 of the first one-bit memories 10 of the fault type are coupled to the types the direct outputs 111 of the second one-bit fault memory 11 are the output of the processor condition, the inverse outputs 112 of the second one-bit fault memory 11 are connected to the second part of the circuit, the output 121 of the one-byte memory 12 is forced By outputting the conditions to the processor, the direct output 141 of the single-bit fault memory 14 is coupled to. wue + nn 142 to the third part of the circuit, the second part, the trigger circuit 2

216 006 •a zastavování procesoru, složený z prvého součinového hradla 21, generátoru 22 spouštěcího impulzu, druhého součinového hradla 23. zpožďovacího obvodu 24 a řadiče 25, je propojen tak, že na jeden vstup prvého součinového hradla 21 je propojen přímý výstup 141jednobitové paměti 14 výskytu poruchy, přičemž další vstupy 210 prvého součinového hradla 21 jsou Vstupem z podmínkových obvodů procesoru, výstup prvého součinového hradla 21 je spojen se vstupem generátoru 22 spouštěcího impulzu, výstup 221 generátoru 22 je zapojen jednak na vstup zpoždovacího obvodu 24. jednak na prvý vstup druhého součinového hradla 23, přičemž na další vstupy druhého součinového hradla 23 jsou připojeny přímé výstupy 101 prvních jednobitových pamětí 1C druhu poruchy a inverzní výstupy 112 druhých jednobitových pamětí 11 druhu poruchy, výstup zpoždovacího obvodu 24 je propojen na vstup řadiče 25, jehož prvý výstup 251 je jednak propojen do třetí části obvodu, jednak je zapisovacím výstupem pro procesor, druhý výstup 252 je núlovacím výstupem pro adresový registr paměti instrukcí procesoru a třetí výstup 253 je přesouvacím výstupem pro adresové obvody paměti instrukcí procesorua čtvrtý výstup 254 je spouštěcím výstupem pro řadič procesoru, zatímco výstup 231 druhého součinového hradla 23 je zastavovacím výstupem pro řadič procesoru, třetí část, obvod J pro úklid, obsahující třetí součinové hradlo 32. prvý registr 31 adresy instrukce a druhý registr 30 poruchového vektoru, má třetí součinové hradlo 32 spojené jedním vstupem na inverzní výstup 142 jednobitové paměti 14 výskytu poruchy, druhý vstup třetího součinového hradla 32 je taktovacím vstupem 320 z řadiče procesoru, výstup 321 třetího součinového hradla 32 je propojen na vzorkovací vstup prvého registru 31. jehož datové vstupy 311 jsou vstupem operačního znaku skokové instrukce z procesoru a datové vstupy 310 jsou vstupem z adresového registru paměti instrukcí procesoru, vzorkovací vstup druhého registru 30' je připojen na prvý výstup 251 řadiče 25. datové vstupy 300 druhého registru 30 jsou vstupe)r. poruchového vektoru z procesoru, přičemž výstupy 301 z prvého registru 31 i druhého registru 30 jsou výstupem obvodu úklidu pro procesor.216 006 and the processor stop, consisting of the first product gate 21, the trigger pulse generator 22, the second product gate 23 of the delay circuit 24 and the controller 25, is coupled such that a direct output 141 of the 1-bit memory 14 is connected to one input of the first product gate 21 failure, wherein the other inputs 210 of the first product gate 21 are input from the processor circuit, the output of the first product gate 21 is coupled to the input of the trigger pulse generator 22, the generator output 221 is connected to the input of the delay circuit 24 and the inverse outputs 112 of the second single-bit fault memory 11, the output of the delay circuit 24 is coupled to the input of the controller 25, whose first output is connected to the other inputs of the second product gate 23. 251 is connected to the third part of the circuit, it is the write output for the processor, the second output 252 is the null output for the address register of the processor instruction memory, and the third output 253 is the shifting output for the address circuits of the processor instruction memory. while the output 231 of the second product gate 23 is a stop output for the processor controller, the third portion, the cleaning circuit J, including the third product gate 32 of the instruction address 31 and the second fault vector register 30, has the third product gate 32 connected by a single input. the inverse output 142 of the single-byte fault memory 14, the second input of the third product gate 32 is the clock input 320 from the processor controller, the output 321 of the third product gate 32 is connected to the sampling input of the first register 31. to the step instruction from the processor and the data inputs 310 are input from the address register of the processor instruction memory, the sample input of the second register 30 'is coupled to the first output 251 of the controller 25. the data inputs 300 of the second register 30 are inputs. a fault vector from the processor, wherein the outputs 301 from the first register 31 and the second register 30 are the output of the scrubber circuit for the processor.

Obvod pracuje takto: Z poruchových obvodů procesoru přicházejí například dva signály, které nesou informaci o druhu poruchy a zapamatují se v jednobitových pamětech 10, 11 druhu poruchy. Dále přichází z procesoru signál vnuceného startu, který se zapamatuje v jednobitové paměti 12 vnuceného startu. Kromě toho se všechny tyto signály sčítají na součtovém hradle 13 a jehd výstup se pamatuje v jednobitové paměti 14 výskytu poruchy. Výstupy 101. 111, 121 jednobitových pamětí 10, 11 druhu poruchy a jednobitové paměti 12 vnuceného startu je možno testovat v rámci operačního nebo mikrooperačního kódu. Všechny jednobitové paměti 10. 11. 12, 14 je nuluji společným núlovacím signálem. Tuto první část obvodu nazýváme registrátor 1, protože registruje příčinu mimořádného stavu procesoru. V druhé části obvodu, která se nazývá obvodem 2 pro spouštění a zastavování procesoru se na prvém součinovém hradle 21 rozhodne na základě podmínky z procesoru, například, že nedošlo k poruše napájení nebo synchronizace, zda se dále uplatni signál z jednobitové paměti 14 výskytu poruchy. V tomto případě se pak v genérátoru 22 spouštěcího impulzu vygeneruje spouštěcí impulz. Vložený zpožďovací obvod 24 mé zpoždění asi 1(/ krát větáí než je perioda hodinových impulzů, což je dostatečně dlouhé doba na odeznění poruchy přechodného charakteru. Pak se spustí řadič 25. který řídí nutnou činnost procesoru před okamžikem vlastního spuštění, jako je například vynulování adresového registru paměti instrukcí, dále řídí i činnost třetí části obvoduThe circuit works as follows: From the processor circuitry, for example, two signals are received which carry information about the type of fault and are memorized in the one-bit memories 10, 11 of the fault type. Next, a forced start signal comes from the processor, which is stored in the one-bit forced start memory 12. In addition, all of these signals are summed on the summation gate 13 and each output is memorized in the one-bit fault memory 14. The outputs 101, 111, 121 of the one-bit memory 10, 11 of the fault type and the one-bit memory 12 of the forced start can be tested within the operating or microoperation code. All 1-bit memories 10, 11, 14 are reset by a common zero signal. This first part of the circuit is called the registrar 1 because it registers the cause of the processor's extraordinary state. In the second part of the circuit, called the processor start and stop circuit 2, at the first product gate 21, it is determined based on the condition of the processor, for example, that there is no power failure or synchronization to further apply the signal. In this case, a trigger pulse is then generated in the trigger pulse generator 22. The embedded delay circuit 24 has a delay of about 1 (/ times greater than the clock pulse period, which is long enough for the transient fault to clear), then the controller 25 starts to control the necessary processor operation before the actual start time, such as resetting the address. register of instruction memory, it also controls the operation of the third part of the circuit

216 006 a nakonec provede vlastní spuštění procesoru. Výstup druhého součinového hradla 23 působí jako zastavovací výstup pro řadič procesoru a to v době spouštěcího iippulzu jen v případě určité kombinace jednobitových pamětí 10, 11 druhu poruchy v první části obvodu.216 006 and finally executes the processor itself. The output of the second product gate 23 acts as a stop output for the processor controller at the time of the trigger iippulse only in the case of a certain combination of single-bit memories 10, 11 of the fault type in the first part of the circuit.

To, že se do obvodu přivádí kromě signálu o druhu poruchy také informace o vnuceném startu má diagnostický význam, činnost obvodu je prověřuje před každým spuštěním procesoru. Při opakovaném výskytu signálu o druhu poruchy se provede nov^ spuštění jen v případě, když byla mezitím vynulovaná paměí 14 výskytu poruchy. Této vlastnosti se pak využívá pro blokování nového spouštění po dobu programového nebo mikroprogramového zpracování předcházejícího poruchového hlášení.The fact that in addition to the type of fault signal, the forced start information is also supplied to the circuit is of diagnostic importance, the operation of the circuit checks them before each startup of the processor. Upon the repeated occurrence of a fault type signal, a restart is only performed if the fault memory 14 has been reset in the meantime. This feature is then used to block a restart during the program or microprogram processing of the previous fault message.

Třetí část, obvod j pro úklid, obsahuje jednak registr 31 adresy instrukce, jednak registr 30 poruchového vektoru. Do prvního registru, tj. registru 31 adresy instrukce se nahrává neustále v určité době obsah adresového registru paměti instrukcí, doplněný na odpovídajících místech o operační znak skokové instrukce. Nahrávání je přerušeno nahozením jednobitové paměti 14 výskytu poruchy v první části obvodu, což způsobí zahradlování taktovacího signálu na třetím součinovém hradle 32. V druhém registru, tj. registru 30 poruchového vektoru je uschován v okamžiku určovaném řadičem poruchový vektor procesoru. Obsahy obou registrů 30, 31 je možno přesunout k dalšímu zpracování do operační části procesoru.The third part, the cleaning circuit, comprises both an instruction address register 31 and a fault vector register 30. The contents of the instruction register address register are added to the first register, i.e., the instruction address register 31, at a certain time, supplemented with the step instruction operating feature at the corresponding locations. Recording is interrupted by dropping a single-bit fault memory 14 in the first part of the circuit, causing the clock signal to be gardened on the third product gate 32. In the second register, i.e. the fault vector register 30, the processor fault vector is stored. The contents of both registers 30, 31 can be moved for further processing to the operating part of the processor.

Claims

A processor recovery circuit, characterized in that it is comprised of a first portion, i.e. a register (1) consisting of first and second one-bit fault type memories (10, 31), a one-bit forced start memory (12), a sum gate. (13) and from the one-bit fault memory (14), the input of each of the first and second one-bit fault memories (10, 11) being connected to one of the summation gate inputs (13) and one of the fault inputs (110) processor circuit, input of one-bit memory (12) is connected to another of the inputs of summation gate (13) and simultaneously with input (120) from the forced start circuit of processor, summation gate output (13) is connected with input of one-bit memory (14) , the reset inputs of all 1-bit memories (10, 11, 12, 14) are interconnected to a common reset input (I100), with the direct outputs (101) of the first 1-bit memories U1O ) of the fault type 'are connected to the second part of the circuit and at the same time are output of the processor conditions, the direct outputs (111) of the second one-bit memory (11) of the fault type are output of the processor conditions, the inverse outputs. (112) the second one-bit fault memories (11) are interconnected to the second part of the circuit, the output (1221) of the one-bit forced-start memory (12) is output of the processor conditions, direct output (141) a second portion and an inverse output (142) to a third portion of the circuit, from a second portion, i.e. a circuit (2) for starting and stopping the processor comprising the first product gate (21), the trigger pulse generator (22), the second product gate (23) , a delay circuit (24 ') and a controller (25), the direct output (141) of the one-bit fault memory (14) is connected to one input of the first product gate (21) and the other inputs (210) of the first product gate (21) are input from the processor circuitry, the output of the first product gate (21) is connected to the input of the trigger pulse generator (22), the output (221) of the generator (22) is connected

215 006 to the input of the delay circuit (24) and to the first input of the second product gate (23), the direct outputs (101) of the first one-bit fault memories (10) and the inverse outputs (112) are connected to the other inputs of the second product gate (23). ) of the second one-bit memories (11) of the failure type, the output of the delay circuit (24) is connected to the input of the controller (25), whose first output (251) is connected to the third part of the circuit is the reset input for the processor instruction memory address register, the third output (253) is the shifting output for the address circuits of the processor instruction memory, and the fourth output (254) is the trigger output for the processor controller, while the output (231) of the second product gate (23). is the stop output for the processor controller, and from the third portion, i.e. the cleaning circuit (3), containing the third product gate (32), the instruction address register (31) and the second fault vector register (30) have a third product gate (32) connected by one input to an inverse output (142) of a single bit fault memory (14), the second input of the third product gate (32) input (320) from the processor controller, output (321) of the third product gate (32) is coupled to the sampling input of the first register (31), whose data inputs (311) are input of the step instruction operation character from the processor and data inputs (310) the input of the memory register address of the processor instructions, the sample input of the second register (30) is connected to the first output (251) of the controller (25), the data inputs (300) of the second register (30) are input of the fault vector from the processor, ) from both the first register (31) and the second register (30) are the output of the scrubber circuit for the processor.