CS215607B1 - Cumulative system of direct contact with working storage - Google Patents
Cumulative system of direct contact with working storage Download PDFInfo
- Publication number
- CS215607B1 CS215607B1 CS786777A CS786777A CS215607B1 CS 215607 B1 CS215607 B1 CS 215607B1 CS 786777 A CS786777 A CS 786777A CS 786777 A CS786777 A CS 786777A CS 215607 B1 CS215607 B1 CS 215607B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- data
- output
- input
- memory
- gate
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Vynález se týká kumulační soustavy přímého styku s oparační pamětí určené, zejména pro minipočítače účastnící se monitorování, přímého zpracování výsledků měření a řízení rychlých laboratorních a technologických procesů.The present invention relates to an accumulation system of direct contact with a scavenging memory, in particular for minicomputers involved in monitoring, direct processing of measurement results and control of fast laboratory and technological processes.
Soustavy přímého styku s oparační pamětí standardně používané v minipočítačích a jiných počítačích určených k tomuto účelu mají svou funkci omezenou na následující dva režimy: jedním řežlmem je přenos bloku dat ze zvoleného vnějšího zařízení do předem vymezené části operační paměti, tj. režim přímého vstupu dat a druhým režimem je přenos bloků dat z předem vymezené části operační paměti do zvoleného vnějšího zařízení, tj. režim přímého výstupu dat.The direct contact memory systems typically used in minicomputers and other computers intended for this purpose have their function limited to the following two modes: one mode is the transmission of a block of data from the selected external device to a predefined portion of the operating memory, i.e. direct data input mode; the second mode is to transfer blocks of data from a predetermined portion of the operating memory to the selected external device, i.e., the direct data output mode.
V některých důležitých případech aplikací Odčítačů jě třeba ve vymezené části operač215 «07 ní paměti kumulovat postupně data přicházející s velkou rychlostí z jednoho nebo několika zvolených vnějších zařízení tak, že v prvním cyklu se stejně jako v uvedeném prvním režimu přímého vstupu dat vloží do vymezené části operační paměti první blok dat ze. zvoleného vnějšího zařízení a v druhém a dalších cyklech se k zaznamenaným datům přičtou data z druhého a dalších bloků dat ze stejného nebo jinýoh vnějších zařízení. Navíc je obvykle třeba, aby v případě možnosti překročení maximálního obsahu tj, přeplnění některé z buněk vymezené části operační paměti se přeplnění indikovalo a bylo možno učinit programové opatření, jež by přenosu dalších dat do přeplněných paměťových buněk zabránilo.In some important cases of reader applications, it is necessary to accumulate data coming at high speed from one or more selected external devices in a designated portion of the memory memory operation so that in the first cycle, as in the first direct data input mode, the first memory block of data from the. of the selected external device, and in the second and subsequent cycles, data from the second and subsequent blocks of data from the same or other external devices is added to the recorded data. In addition, it is usually necessary, if the maximum content can be exceeded, ie, overfilling of some of the cells of the defined part of the operating memory, to indicate overfilling and to be able to take program measures to prevent the transfer of further data to overfilled memory cells.
Standardně řešené soustavy přímého styku s opereční pamětí s dvěma popsanými režimy činnosti nelze ke kumulaci dat použít. Kumulace se musí provádět s použitím programu a tedy relativně pomalu a se značným zatížením počítače.Standardly designed systems of direct contact with operational memory with two described modes of operation cannot be used to accumulate data. Cumulation must be performed using the program and therefore relatively slowly and with a considerable load on the computer.
Výše uvedené nedostatky odstraňuje a kumulaci dat umožňuje kumulační soustava přímého styku s operační pamětí, vynKívajioí k přenosu dat mezi operační pamětí a adresovým styčným obvodem vnějšího zařízení datového registru, připojeného svým prvním vstupem dat k výstupu dat opareční paměti a svým prvním výstupem dat k vstupu dat opareční paměti, aritmetické jednotky procesoru, připojené svou výstupní sběrnicí ke druhému vstupu dat datového registru a registru povelových signálů., opatřených soustavami logických obvodů účastnících se řízení kumulační soustava a vstupní/výstupní sběrnice dat, spojené se vstupy dat styčných obvodů vnějších zařízení a přes hradla s druhým výstupem dat datového registru a využívajíoí k řízení přenostu dat mezi operační pamětí a adresovaným styčným obvodem vnějšího zařízení registru povelových signálů přímého styku a oparační pamětí a dvou logických soustav, podle vynálezu jehož podstatou je, že první vstupní sběrnice dat aritmetioké jednotky je spojená přes hradla s druhým výstupem dat datového registru a druhá vstupní sběrnice dat aritmetické jednotky je spojená přes hradla se vstupní/výstupní sběrnicí procesoru.The above-mentioned deficiencies are eliminated and the accumulation of data is enabled by the cumulative system of direct contact with the operating memory, especially for the transfer of data between the operating memory and the address interface of the external data register device connected by its first data input Oparation memories, processor arithmetic units, connected by their output bus to the second data register and command register data input, provided with logic circuitry participating in the control system and data input / output bus connected to the external device interface input data and via gates with a second data register data output, and using the register of the direct contact command signals and the haze memory and two loops to control the data transfer between the operating memory and the According to the invention, the first input bus of the arithmetic unit data is connected through the gates to the second data register data output and the second input bus of the arithmetic unit data is connected through the gates to the input / output bus of the processor.
V jedné variantě vynálezu je kumulační soustava přímého styku s opereční paměti opatřena registrem povelových signálů přímého styku s operační pamětí, který je připojen svým výstupem signálu přímého výstupu dat přes hradlo první logické soustavy k uvolňovacímu vstupu zdroje uvolňovacího signálu hradel a svým výstupem povelového signálu přímé kumulaoe dat přes hradlo první logické soustavy k uvolňovacímu vstupu zdroje uvolňovacího signálu hradel.In one variation of the invention, the direct memory contact cumulation system is provided with a direct memory contact signal register which is connected by its direct data output signal output through the gate of the first logic system to the gate input of the gate release signal source and its direct cumulative command signal output. data through the gate of the first logic system to the release input of the gate release signal source.
Podle jiné varianty vynálezu je kumulační soustava přímého styku s opereční paměti opatřena soustavou logických obvodů pro uvolňovaní zdrojů prvního přijímaoího signálu a druhého přijímacího signálu datového registru a zápisového signálu opereční paměti. Její druhá logická soustava obsahuje hradla, přičemž hradlo je svým výstupem připojeno k uvolňovacímu vstupu zdroje prvního přijímacího signálu datového registru a jedním svým vstupem přes zpožďovací obvody k výstupu zdroje startovacího signálu, další hradlo je připojeno svým výstupem k uvolňovacímu vstupu zdroje druhého přijímacího signálu datového registjm a svými dvěma vstupy k výstupům hradel, jež jsou připojena svými prvními vstupy přes zpožďovací obvody k výstupu zdroje startovacího signálu, další hradlo je připojeno svým výstupem přes zpožďovací obvod k uvolňovacímu vstupu zdroje zápisového signálu operační paměti a svými dvěma vstupy k hradlům, jež jsou připojena svými prvními vstupy přes zpožďovací obvody k výstupu zdroje startovacího signálu, druhé vstupy hradel jsou připojeny přesAccording to another variant of the invention, the direct memory contact accumulation system is provided with a set of logic circuits to release resources of the first receive signal and the second receive signal of the data register and the write signal of the memory. Its second logic system includes gates, the gate being connected to the release input of the first data register signal source and one through its delay circuits to the start signal source output, the other gate connected to the release source of the second data register signal source and with its two inputs to the gate outputs that are connected by its first inputs via the delay circuits to the output of the start signal source, another gate is connected by its output via the delay circuit to the release input of the write memory signal source and its two inputs to the gates connected with its first inputs through the delay circuits to the output of the start signal source, the second gate inputs are connected via
2' 6ι·7 bradla k výstupům registru povelových signálů přímého styku s operační pamětí.2 '6ι · 7 parallel bars to the outputs of the register of direct contact signals with the operating memory.
Podle Jiné varianty vynálezu registr povelových signálů přímého styku s operační pamětí je připojen svým výstupem povelového signálu vstupního přenosu před hradlo první logické soustavy k uvolňovacímu vstupu zdroje ůvolňovacího signálu zdroje přenosového signálu, jehož výstup je připojen k přenosovému vstupu aritmetické jednotkyAccording to another variant of the invention, the register of the direct contact memory signals is connected by its output of the input transmission command signal upstream of the gate of the first logical system to the release input of the source signal of the transmission signal whose output is connected to the transmission input of the arithmetic unit.
Podle další varianty vynálezu registr povelových signálů přímého styku s opereční pamětí je připojen svým výstupem povelového signálu indikace přeplnění přes hradlo první logické soustavy k uvolňovacímu vstupu.According to a further variant of the invention, the register of the direct contact commands with the operational memory is connected by its output of the overfill indication command via the gate of the first logical system to the release input.
Ještě další varianta vynálezu spočívá v tom, že hradla první logické soustavy jsou připojena svými vstupy k zdroji povelového signálu přímého styku, který je dále připojen k uvolňovacím vstupům zdroje sčítačího signálu. «Yet another variant of the invention is that the gates of the first logic assembly are connected by their inputs to a direct contact command signal source which is further connected to the release inputs of the add signal source. «
Rozšířením spojů procesoru o spoje vedené přes hradla mezi druhým výstupem dat a první vstupní sběrnicí dat aritmetické jednotky a mezi vstupní/výstupní sběrnicí procesoru a náležitým řízením těchto hradel a dalšíoh částí procesoru podle vynálezu se dosáhne možnosti rozšířit dva standardní režimy soustavy přímého styku s operační pamětí o kumulační režim přímého styku s operační pamětí. Tento režim zajišťuje technickými prostředky automatickou kumulaci dat, takže kumulace dat z adresovaných vnějších zařízení probíhá s maximální dosažitelnou rybhlostí a bez programového zatížení počítače.By extending the processor links by gate links between the second data output and the first input data bus of the arithmetic unit and between the input / output bus of the processor and properly controlling these gates and other processor parts according to the invention o cumulative mode of direct contact with the operating memory. This mode ensures the automatic accumulation of data by technical means, so that the accumulation of data from the addressed external devices takes place with the maximum achievable speed and without programmatic load on the computer.
Podstatu vynálezu hlíže ujasňují na výkresech obr. 1 až 6, Obr. 1 podává příklad standardního uspořádání soustavy přímého přenosu dat mezi operační pamětí a styčnými obvody vnějších zařízení a obr. 2 podává příklad časového průběhu řídících signálů této standardní soustavy Na obr. 3 je příklad zapojení kumulační soustavy přímého styku s operační pamětí podle vynálezu doprovázený na obr. 4 příkladem Časového průběhu řídících signálů Na obr. 5 je příklad zapojení zdroje řídících signálů kumulační soustavy přímého styku s operační pamětí doprovázený na obr. 6 příkladem časového průběhu řídících signálů při přímém výstupu dat, přímém vstupu dat a přímé kumulaci dat.BRIEF DESCRIPTION OF THE DRAWINGS FIG. Fig. 1 shows an example of a standard configuration of a direct data transmission system between the operating memory and interface circuits of external devices; and Fig. 2 shows an example of the timing of control signals of this standard system. Fig. 4 is an example of control signal timing. Fig. 5 is an example of a direct signal cumulative control signal source control wiring illustrated in Fig. 6 as an example of direct signal output timing for direct data output, direct data input, and direct data accumulation.
V příkladu standardního uspořádání soustavy přímého styku s operační pamětí na obr.In the example of the standard configuration of the direct contact memory system of FIG.
se přenos dat mezi operační pamětí 1 a styčnými obvody 70. 80, ... vnějších zařízení provádí prostřednictvím datového registru 10 a hradel 20 a 40 procesoru 7, takže nemůže dojít k porušení obsahu pracovních registrů 18 procesoru 2» ooí je základní podmínkou uskutečnění přímého styku vnějších zařízení s operační pamětí 1. Hradla 20 řízená uvolňovacím signálem 23‘umožňují přenos dat z druhého výstupu dat 14 datového registru 10 na vstupní/výstupní sběrnici 17 procesoru a hradla 40 řízená uvolňovacím signálem 43 umožňují přenos dat ze vstupní/výstupní sběrnice 17 procesoru 7 na výstupní sběrnici 35 aritmetické jednotky 30 procesoru 2 připojenou k druhému vstupu dat 13 datového registruthe transfer of data between the operating memory 1 and the interface circuits 70, 80, ... of the external devices takes place via the data register 10 and the gates 20 and 40 of the processor 7, so that the contents of the working registers 18 of the processor 2 cannot be violated. The gate 20 controlled by the release signal 23 ' allows data transmission from the second data output 14 of the data register 10 to the input / output bus 17 of the processor and the gate 40 controlled by the release signal 43 allows data transmission from the input / output bus 17 7 on the output bus 35 of the arithmetic unit 30 of the processor 2 connected to the second data register data input 13
10. K vstupní/výstupní sběrnici 17 procesoru 2 jsou připojeny výstupy dat 22» ®2 · · · i vstupy dat 72, 82, . .. styčných obvodů 70. 80, .. vnějších zařízení počítače, kam se přenášená data ukládají při přenosu z operační paměti 1, nebo odkud se odebírají data pro přenos do operační paměti 1. Funkce operační paměti 1 je řízena čtecím signálem 2 a zápisovým signálem 2· Data jdou z výstupu dat operační paměti 1 do prvního vstupu dat 8 datového registru 10 a opačný přenos dat se uskutečňuje přes spoje mezi prvním výstupem dat 2 datového registru 10 a vstupem dat 2 operační paměti 1.10. Both the data outputs 22 ' and the data inputs 72, 82 ' are connected to the input / output bus 17 of the processor 2. circuitry 70, 80, external computer devices where the transmitted data is stored during transmission from the operating memory 1, or from where data is transferred for transmission to the operating memory 1. The function of the operating memory 1 is controlled by a read signal 2 and a write signal The data goes from the data output of the operating memory 1 to the first data input 8 of the data register 10 and the reverse data transmission takes place via the links between the first data output 2 of the data register 10 and the data input 2 of the operating memory 1.
215 607215 607
Na obr. 2 je příklad časových relaoí mezi řídicími signály uvedenýoh částí soustavy přímého styku s operační pamětí na obr. 1 pro oba možné režimy její funkce: pro přímý výetup dat z opereční paměti a pro přímý vstup dat do operační paměti. V prvním případě je aktivován, tj. má jednotkovou hodnotu uvolňovací signál 23 hradel 20 a po impulsu čteoího signálu 2 opereční paměti 1, odstartovaném krátoe po začátku intervalu T, následuje se zpožděním TI první přijímači signál 11 datového registru 10. Následkem toho je během intervalu T2 od jeho příchodu do konce intervalu T možno data, přijatá do datového registru 10 a prošlá hradly 20, jejichž průohod je uvolněn uvolňovacím signálem 23, na vstupní/výstupní sběrnici 17 procesoru 7, zapsat do registru 71, 81, . .. adresovaného stačného obvodu JO, 80, ... vnějšího zařízení. V druhém případě je během přenosového Intervalu T aktivován uvolňovací signál 43 hradel 40 a data prošlá ze vstupní/výstupní sběrnice 17 procesoru J přes hradla 40 a výstupní sběrnici 35 aritmetické jednotky 30 na druhý vstup dat 13 datového registru 10 se pomocí impulsu druhého přijímacího signálu 12 přijímají do datového registru 10 a odtud se pomoci impulsu zápisového signálu 3 zapisují během Intervalu T2 do operační paměti 1. Tímto způsobem je možno přenést do operační paměti data zavedená v intervalu TI do vstupní/výstupní sběrnice 17 procesoru J z registrů 71. 81. .. adresovaného styčného obvodu 70. 80, vnějšího zařízení Jak je naznačeno na obr 2 čárkovaně, umpuls čtecího signálu 2 se obvykle vysílá i při přímém vstupu dat a impuls zápisového signálu 2 se obvykle vysílá i při přímém výstupu dat, třebas jejich přítomnost není pro funkci soustavy přímého styku s operační pamětí obecně nutná. To souvisí s pravidelným opakováním čtení z operační pamětí i zápisu do operační paměti bez ohledu na operace prováděné procesorem.Fig. 2 shows an example of the time relations between the control signals shown by a portion of the direct memory contact system of Fig. 1 for both possible modes of its function: for direct data output from the memory and for direct data input into the memory. In the first case, the release signal 23 of the gate 20 is activated, i.e., after the pulse of the read signal 2 of the operating memory 1 started at the beginning of the interval T, followed by a delay T1 of the first receiver 11 of the data register 10. From its arrival to the end of the interval T2, the data received in the data register 10 and passed through the gates 20, the passage of which is released by the release signal 23, on the input / output bus 17 of the processor 7 can be written to the register 71, 81. an addressed external contact device 80, .... In the second case, during the transmission interval T, the release signal 43 of the gate 40 is activated and the data passed from the input / output bus 17 of the processor J through the gate 40 and the output bus 35 of the arithmetic unit 30 to the second data input 13 of the data register 10 is pulsed by the second reception signal 12. In this way, it is possible to transfer to the operating memory the data loaded in the interval T1 into the input / output bus 17 of the processor J from the registers 71, 81. 81. As indicated in dashed line in Fig. 2, the read signal pulse 2 is usually transmitted at direct data input, and the write signal pulse 2 is usually sent at direct data output, although their presence is not for function. systems of direct contact with the operating memory in general required. This is related to periodic read-back and write-to-memory reads regardless of processor operations.
Příklad zapojení kumulační soustavy přímého styku s operační pamětí podle vynálezu je na obr. 3. Procesor J této soustavy obsahuje kromě standardních částí, tj. podle obr. 1 datového registru 10, pracovních registrů 18, aritmetické jednotky 22» hradel 20 připojených svým vstupem dat 21 k druhému výstupu dat 14 datového registru 10 a svým výstupem dat 22 k vstupní/výstupní sběrnici 17 procesoru J a případně hradel 40 připojených svým vstupem dat 41 k vstupní/výstupní sběrnici 17 procesoru J a svým výstupem dat 42 k druhému vstupu dat 13 datového registru 10, ještě hradla 25 a 45. zdroj přenosového signálu 50 a indikační obvod přeplnění 55. Hradla 25 jsou připojena svým vstupem dat k druhému výstupu dat 14* datového registru 10, sxýý výstupem dat k první vstupní sběrnici 31 aritmetické jednotky 30 a jsou řízena uvolňovacím signálem 48. Hradla 55 jsou připojena svým vstupem dat 46 k vstupní/výstupní sběrnici 17 procesoru J, svým výstupem dat 47 ke druhé vstupní sběraioi 32 aritmetické jednotky 30 a jsou řízena uvolňovacím signálem 48. Zdroj přenosového signálu 50 je připojen svým výstupem přenosového signálu 52 k přenosovému vstupu 33 aritmetické jednotky 30 a je řízen uvolňovacím signálem 21' Indikační obvod přeplnění 55 se vstupy 56 je řízen uvolňovacím signálem 22· Jinak je zapojení kumulační soustavy přímého styku s operační pamětí podle vynálezu shodné se standardním uspořádáním přímého styku s operační pamětí znázorněným na obr. 1, tj. zejména standardním způsobem je provedeno spojení operační paměti 1 s datovým registrem 10. spojení datového registra 10 s aritmetickou jednotkou 30. s hradly 20 a pracovními registry 18 a standardním způsobem je provedeno i řešení stačnýoh obvodů JO, 80, ... vnějších zařízení a vstupní/výstupní sbšrnioé 17 procesoru J a spojení vstupní/výstupní sběrnice 17 s hradly 20 a případně 40 na jedné straně a se vstupy dat 72, 82. ... i výstupy dat 22» θ2» ··· styčných obvodů 70. 80. ·· Hradla 40 neuvedená na obr. 3 mohou být přirozeně použita i v kumulační soustavě přímého styku s operační pamětí podle vynálezu»: přestože nejsou na obr. 3 uvedena. Vzhledem k popsané úpravě zapojení podle vynálezu se na rodil od příkladu na obr. 1 přenos dat z registrů 71.An example of the connection of the direct contact memory storage system according to the invention is shown in Fig. 3. The processor J of this system contains besides standard parts, i.e. according to Fig. 1 data register 10, working registers 18, arithmetic unit 22 »gates 20 connected by its data input. 21 to the second data output 14 of data register 10 and its data output 22 to the input / output bus 17 of the processor J and optionally the gates 40 connected by its data input 41 to the input / output bus 17 of the processor J and its data output 42 to the second data input 13 The gate 25 is coupled with its data input to the second data output 14 * of the data register 10, with the data output to the first input bus 31 of the arithmetic unit 30, and is controlled The gates 55 are connected by their data input 46 to the input / output buses The data source 50 is coupled by its output signal 52 to the transmission input 33 of the arithmetic unit 30 and is controlled by the release signal 21 '. the circuit of the overfill 55 with the inputs 56 is controlled by the release signal 22; with the data register 10. the connection of the data register 10 with the arithmetic unit 30. with the gates 20 and the working registers 18, and in the standard way, the solution of the external circuits 10, 80, ... / output bus Ice 17 with gates 20 and possibly 40 on one side and with data inputs 72, 82. ... and data outputs 22 »θ2» ··· interface circuits 70. 80. ·· Gates 40 not shown in Fig. 3 can naturally be used in the direct memory contact accumulation system of the present invention, although not shown in Fig. 3. Referring to the described circuit arrangement according to the invention, the transfer of data from registers 71 was born from the example in FIG.
81. ... stačných obvodů 70. 80 ... do datového registru 10 uskutečňuej tentokráte prostřednictvím aritmetické jednotky 30. oož umožňuje doplnění dvou základních režimů přímého vstupu dat a přímého výstupu dat třetím režimem přímé kumulace dat. V tomto třetím režimu se během intervalu přímého styku nejprve čte obsah adresované buňky opereční paměti 1 do datového registru 10, pak se pomocí aritmetické jednotky 30 k obsahu datového registru 10 přičítají data z registru 21, 81 ... adresovaného styčného obvodu 22» θθ, ·· a výsledek součtu se z datového registru 10 přenáší do operační paměti 1. Přičtení se provádí tak, že se na první vstupní sběrnici 31 aritmetické jednotky 30 vedou přes hradla 25 data z výstupu 14 datového registru 10, na druhou vstupní sběrnici 32 aritmetické jednotky 30 se vedou přes hradla 45 data ze vstupní(výstupní sběrnice 17 procesoru 10 a na druhý vstup dat 13 datového registru 10 se vedou data z výstupní sběrnice 35 aritmetické jednotky 30. přičemž se pomocí impulsu sčítacího signálu 36 uvádí aritmetická jednotka 30 do sčítacího režimu.81. ... of the stationary circuits 70, 80 ... into the data register 10, this time by means of the arithmetic unit 30. This allows two basic modes of direct data input and direct data output to be added by a third direct data accumulation mode. In this third mode, during the direct contact interval, the contents of the addressed operating memory cell 1 are first read into the data register 10, then the data from the register 21, 81 ... of the addressed interface 22 »is added to the content of the data register 10 by the arithmetic unit 30. And the result of the sum is transferred from the data register 10 to the memory 1. The addition is effected by passing on the first input bus 31 of the arithmetic unit 30 data from the output 14 of the data register 10 through the gates 25 to the second input bus 32 of the arithmetic unit. 30, data from the input (output bus 17 of the processor 10) is fed through the gates 45, and data from the output bus 35 of the arithmetic unit 30 is fed to the second data register 13 of the data register 10.
Je-li v případě potřeby nutno realizovat kumulaci dat odčítáním obsahu registru 71.81./. adresovaného styčného obvodu 70. 80 .. od obsahu adresované buňky operační paměti 1 a aritmetická jednotka 30 neumožňuje přímé odčítání, je možno i pak uplatnit sčítací operaoi, ale z registru 21» 81 adresovaného styčného obvodu 70. 80, . je nutno vysílat invertované hodnoty dvojkových řádů odčítaného čísla a na přenosový vstup 33 aritmetické jednotky 30 vést výstupní signál 51 ze zdroje přenosového signálu 50 vybuzeného impulsem uvolňovacího signálu 52.If necessary, accumulation of data is necessary by subtracting the contents of register 71.81./. from the contents of the addressed cell of the memory 1 and the arithmetic unit 30 does not allow direct subtraction, it is still possible to apply the addition operation, but from the register 21, 81 of the addressed interface 70, 80. it is necessary to transmit the inverted binary values of the subtracted number and to output the input 33 of the arithmetic unit 30 to output the signal 51 from the source of the transmission signal 50 excited by the pulse of the release signal 52.
Překročení maximální hodnoty čísel ukládaných do perační paměti lze indikovat pomocí indikačního signálu 58 indikačního obvodu přeplnění 55. v němž se porovnávají znaménkové bity čísel na vstupníoh sběrnicích βΐ a 32 se znaménkovým bitem čísla na výstupní sběrnici 35 aritmetické jednotky 30. činnost indikačního obvodu přeplnění se uvolňuj» uvolňovacím signálem 57.Exceeding the maximum value of the numbers stored in the Peripheral Memory can be indicated by the overfill indicator circuit indicator signal 58, which compares the sign bits of the numbers on the input buses βΐ and 32 with the sign bit of the number on the output bus 35 of the arithmetic unit 30. »Release signal 57.
Přiklad časové relace Impulsů řídioích signálů kumulační soustavy pr ímého styku s operační pamětí při jedné kumulační operaci je znázorněn na obr 4. Po impulsu čtecího signálu 2 následuje se zpožděním TI daném dobou čtení z opereční paměti 1 impuls prvního přijímacího signálu 11 datového registru 10; pak následuje se zpožděním T3 daném v podstatě dobou průchodu dat aritmetickou jednotkou 30 při sčítání operaci impuls druhého přijímacího signálu 12 zajišťující příjem dat z výstupní sběrnice 35 aritmetické jednotky 30 do datového registru 10; pak následuje impuls zápisového signálu 2 & interval T2 nutný k zápisu dat do perační paměti 1. Během kumulačního intervalu, prodlouženého proti intervalu T dvou základních režimů přímého styku s operační pamětí o interval T3, jsou uvolněny pomocí impulsů uvolňovacíoh signálů 28, 48. a popřípadě 51 při odčítání a 57 při indikování přeplnění, funkoe hradel 25. 42» a popřípadě zdroje přenosového signálu 50 a indikačního obvodu přeplnění 22» a pomocí impulsu sčítacího signálu 26 sčítání funkoe aritmetické jednotky 30.An example of a time relation of the pulses of the cumulative system of direct contact with the operating memory in one cumulative operation is shown in Fig. 4. The pulse of the read signal 2 is followed by a delay T1 given by the read time from the operational memory 1. followed by a delay T3 given by substantially the data passage time of the arithmetic unit 30 in addition to the operation of the pulse of the second reception signal 12 to receive the data from the output bus 35 of the arithmetic unit 30 to the data register 10; This is followed by a write signal pulse 2 & interval T2 necessary to write data to the memory 1. During the cumulative interval extended against the interval T of the two basic modes of direct contact with the operating memory by interval T3, pulses of the release signals 28, 48 and 51 at subtraction and 57 at overflow indication, gate funkoe 25. 42 »and, optionally, the transmission signal source 50 and the overflow indicator circuit 22», and by addition of the summation signal pulse 26 to add the funcoe arithmetic unit 30.
Příklad zapojení obvodů pro generování řídicích signálů přímého styku s operační pamětí je znázorněn na obr. 5 doplněném na obr. 6 příkladem časového průběhu řídicích signálů.An example of wiring of circuits for generating direct contact control signals with an operating memory is shown in Fig. 5 supplemented in Fig. 6 by an example of the time course of the control signals.
K základním částem těchto obvodů patří registr 59 povelových signálů přímého styku, první logická soustava 76. druhá logická soustava 108. zpožďovací obvody 104 až 107 a zdroj 60 povelového signálu přímého styku 6l. Registr 59 je svými výstupy 62 až 66 povelových signálů přímého styku připojen jednak přes hradla 131 až 134 první logické soustavy 76 k uvolňovacím vstupům 121, 122, 124. 125 zdrojů 71. 72, 74. 75 uvolňovaoíoh signálů 23. 28, 51 a 21» jednak přes hradla 141 až 151 druhé logické soustavy 108 k uvolňovacím vstupům 111 a 112 zdrojů 101 a 102 a přes zpožžovací obvod 106 k uvolňovacímu vstupu 113' zdroje 103· Zpožďovací obvody 104 a 105 jsou připojeny svým vstupem k výstupu zdroje 97 startovacího signálu 99 a spolu se zpožďovacím obvodem 107. připojeným svým vstupem k jednomu z hradel 141 druhé logické seustavy 108. svými výstupy k vstupům hradel 141 až 146 druhé logické soustavy 108. Povelový signál přímého styku 61 ze zdroje 60 je připojen, spolu s výstupy 62 a 66 registru 59 ke vstupům hradel 131 až 134 první logické soustavy 76 a kromě toho k uvolňovacím vstupům 120 a 123 zdrojů 70 a 73.The basic parts of these circuits include the register 59 of the direct contact command signals, the first logic assembly 76, the second logic assembly 108, the delay circuits 104 to 107, and the source 60 of the direct contact command signal 61. The register 59 is connected to the release inputs 121, 122, 124 via its gates 131 to 134 of the first logic array 76 to the release inputs 121, 122, 124, 125 of the sources 71, 72, 74, 75 to release the signals 23, 28, 51 and 21. »On the one hand through the gates 141 to 151 of the second logic assembly 108 to the release inputs 111 and 112 of the sources 101 and 102 and via the delay circuit 106 to the release input 113 'of the source 103; and together with a delay circuit 107 connected by its input to one of the gates 141 of the second logic system 108. its outputs to the gate inputs 141 to 146 of the second logic system 108. The direct contact command signal 61 from the source 60 is connected, together with the outputs 62 and 66. the register 59 to the gate inputs 131 to 134 of the first logical array 76, and in addition to the release inputs 120 and 123 of the sources 70 and 73.
Operace přímého styku s operační pamětí jsou uvolňovány povelovým signálem přímého styku 61 ze zdroje 60, Režim přímého styku je řízen z registru povelových signálů přímého styku 59 následujícími povelovými signály: povelovým signálem přímého výstupu dat z operační paměti z výstupu 62, povelovým signálem přímého vstupu dat do opereční paměti z výstupu 63 a povelovým signálem přímé kumulace dat v opereční paměti z výstupu 64, z nichž může být aktivován vždy jen jediný. Dále je registr povelových signálů přímého styku 59 zdrojem povelového signálu vstupního přenosu z výstupu 65 indikujícího požadavek na uvolnění činnos ti zdroje přenosového signálu 50 a povelového signálu indikace přeplnění z výstppu 66 indikujícího požadavek na uvolnění funkce indikačního obvodu přeplnění 55 Z uvedených povelových signálů na výstupech 61 až 66 se jadnak přímo a jednak prostřednictvím první logické soustavy 76 odvozují signály pro uvolňovací vstupy 120 až 125 zdrojů 70 až 75 sčítacího signálu 36. uvolňovacích signálů 23, 28 a 48 hradel 20, 25 a 42» uvolňovacího signálu 51 zdroje přenosového signálu 50 a uvolňovacího signálu 57 indikačního obvodu přeplnění 55.Direct memory operation operations are released by the direct memory command 61 from the source 60. The direct contact mode is controlled from the register of direct contact command signals 59 by the following command signals: the direct data output command from the operating memory from output 62, the direct data input command signal to the operation memory from output 63 and a direct accumulation command signal in the operation memory from output 64, of which only one can be activated at a time. Furthermore, the register of the direct contact command signals 59 is a source of an input transmission command signal from output 65 indicating a request to release the transmission signal source 50 and an overfill indication command from an output 66 indicating a request to release the function of the overfill indicator circuit 55. 66 to 66, the signals for the release inputs 120 to 125 of the sources 70 to 75 of the summing signal 36 are derived directly and firstly by the logic assembly 76. The release signals 23, 28 and 48 of the gate 20, 25 and 42 ' the overflow indication signal 57 of the overfill indicator circuit 55.
Generování čtecího signálu 2 a zápisového signálu 2 operační paměti 1 a prvního přijímaoího signálu 11 a druhého přijímacího signálu 12 datového registru 10 podle časových závislostí, jejichž příklad je na obr. 6, se provádí podle vynálezu ve zdrojích 100 ažThe generation of the read signal 2 and the write signal 2 of the operating memory 1 and the first reception signal 11 and the second reception signal 12 of the data register 10 according to time dependencies, as exemplified in FIG.
103 řízených startovacím signálem 99 ze zdroje 97 prostřednictvím zpožťovaoíoh obvodů103 controlled by a start signal 99 from a source 97 via delay circuits
104 až 107 a druhé logické soustavy logických obvodů 108, Zpožžovací obvod 104 zajišťuje zpoždění TO mezi příchodem startovaoího signálu 99 a okamžikem startu impulsu čtecího signálu 2 ze zdroje 100. Zpožžovací obvod 105 zajišťuje zpoždění TI mezi okamžikem startu impulsu čtecího signálu 2 8 okamžikem startu impulsu prvního přijímaoího signálu 11, v režimu přímého výstupu a přímé kumulace dat, respektive druhého přijímacího signálu 12, tj. v režimu přímého výstupu dat, respektive mezi startem impulsu druhého přijímaoího signálu 12 a startem impulsu zápisového signálu 2‘, tj· v režimu přímého vstupu a přímé kumulace dat. Zpožžovací obvod 107 zajišťuje zpoždění T3 mezi startem impulstu prvního při j-ímaníhn signálu 11 a startem impulsu druhého přijímacího signálu 12, tj. v režimu přímé kumulace dat Spojení mezi zpožďovacími obvody 105. 106 a 107 a uvolňovacími vstupy 111 a 112 zdrojů 101 a 102 podle požadovaného průběhu přijímacích signálů 101 a 102 a zápisového signálu 3 znázorněného na obr, 6 je uskutečněno pomocí hradel 14ů až 146 druhé logické soustavy, jejíž zapojení je možno provést různými způsoby.104 to 107 and the second logical network logic circuits 108, Zpožžovací circuit 104 provides a delay between the arrival of the TO startovaoího signal 99 and the time of the start pulse of the read signal from source 100. 2 Zpožžovací circuit 105 provides a delay between the time Tl start pulse of the read signal 8 2 upon start pulse the first reception signal 11, in the direct output mode and the direct data accumulation, respectively the second reception signal 12, i.e. in the direct data output mode, respectively, between the start of the pulse of the second receive signal 12 and the start of the write signal pulse 2 ', and direct data accumulation. The delay circuit 107 provides a delay T3 between the start of the pulse of the first when receiving the signal 11 and the start of the pulse of the second reception signal 12, i.e. in the direct data accumulation mode The connection between delay circuits 105,106 and 107 and enable inputs 111 and 112 according to the desired course of the reception signals 101 and 102 and the write signal 3 shown in FIG.
Minipočítače využívající kumulační soustavy přímého styku s operační pamětí podle vynálezu jsou výhodné, zejména k oddělení užitečného signálu od šumu, což je základní operace různýoh měřících soustav jako jsou Fourierovy analyzátory.The minicomputers utilizing the direct contact memory accumulation systems of the present invention are advantageous, particularly to isolate the useful signal from noise, which is a basic operation of various measurement systems such as Fourier analyzers.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS786777A CS215607B1 (en) | 1977-11-29 | 1977-11-29 | Cumulative system of direct contact with working storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS786777A CS215607B1 (en) | 1977-11-29 | 1977-11-29 | Cumulative system of direct contact with working storage |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS215607B1 true CS215607B1 (en) | 1982-09-15 |
Family
ID=5428549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS786777A CS215607B1 (en) | 1977-11-29 | 1977-11-29 | Cumulative system of direct contact with working storage |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS215607B1 (en) |
-
1977
- 1977-11-29 CS CS786777A patent/CS215607B1/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5553246A (en) | Shared bus mediation system for multiprocessor system | |
| US5596734A (en) | Method and apparatus for programming embedded memories of a variety of integrated circuits using the IEEE test access port | |
| EP0172038B1 (en) | Information processor | |
| US4282572A (en) | Multiprocessor memory access system | |
| US4378589A (en) | Undirectional looped bus microcomputer architecture | |
| GB1274830A (en) | Data processing system | |
| JPS59172200A (en) | Memory device | |
| US5644609A (en) | Apparatus and method for reading and writing remote registers on an integrated circuit chip using a minimum of interconnects | |
| KR890002756A (en) | Data processing accelerator | |
| JPS59221752A (en) | Error inspector/diagnosing equipment | |
| CS215607B1 (en) | Cumulative system of direct contact with working storage | |
| GB1594066A (en) | Method and arrangement for speeding up the calculation of the address of a microinstruction in a data processing system | |
| EP1817596A1 (en) | Integrated circuit and a method for testing a multi-tap integrated circuit | |
| GB2288666A (en) | Integrated circuit control | |
| JPH11282709A (en) | In-circuit emulator | |
| US5058007A (en) | Next microinstruction generator in a microprogram control unit | |
| US6145097A (en) | Method and apparatus for providing operand feed forward support in a data processing system | |
| JPH06161873A (en) | Hang-up processing method for multiple access points to main memory | |
| US6762973B2 (en) | Data coherent logic for an SRAM device | |
| EP0776481B1 (en) | Addressable serial test system | |
| JP2000010816A (en) | Trace device for debugging | |
| US4570218A (en) | System for the detection of programmable stop codes | |
| JPH0310129B2 (en) | ||
| KR0152225B1 (en) | Access right control apparatus of shared memory | |
| KR950015104A (en) | How to support indivisible cycle using bus monitor |