CS213623B1

CS213623B1 - Appliance for functional revision of electronic circuits

Info

Publication number: CS213623B1
Application number: CS220178A
Authority: CS
Inventors: Oleg G Grancev; Viktor F Guzenko; Nikolaj N Danilin; Vladimir B Zadubrovskij; Jurij S Lebedev; Leonid M Popel; Jevgenij L Sluckij
Original assignee: Oleg G Grancev; Viktor F Guzenko; Nikolaj N Danilin; Vladimir B Zadubrovskij; Jurij S Lebedev; Leonid M Popel; Jevgenij L Sluckij
Priority date: 1978-04-05
Filing date: 1978-04-05
Publication date: 1982-04-09

Description

Vynález se týká zařízení pro funkční kontrolu elektronických obvodů obsahujícího pro každý vývod kontrolovaného elektrického obvodu tvarovací blok pro tvarování kontrolních signálů a porovnávání hodnot kontrolovaných signálů s požadovanými hodnotami, v němž jsou výstupy obvodu tvarování kontrolních signálů a třetí vstup obvodu porovnávání kontrolních signálů elektricky vždy spojeny s jedním kontaktem kontaktová skupiny, přičemž první vstupy obvodu tvarování kontrolních signálů a obvodu porovnávání kontrolních signálů jsou elektricky spojeny s výstupem bloku akumulaee a vydávání pro akumulaci a vydávání kódových sledů koatrolníoh a požadovaných hodnot signálů, opatřeného prvním posuvným registrem, dále obsahujícího blok řízení a synchronizace, společný pro tvarovací blok a blok akumulace a vydávání a s nimi elektricky spojený, opatřený synchronizyčním obvodem, jehož třetí výstupy jsau připojeny k samostatným druhým vstupům obvodu tvarování kontrolních signálů a obvodu porovnávání kontrolních signálů, dále obvodem analýzy výsledků kontroly, jehož třetí vstupy jsou jednotlivě spojeny s výstupy obvodů porovnávání kontrolních signálů, a dále obvod příjmu a přenosu informace, elektricky spojený se synchronizačním obvodem, s obvodem analýzy výsledků kontroly a s blokem programového řízení.BACKGROUND OF THE INVENTION 1. Field of the Invention The invention relates to a device for functional control of electronic circuits comprising, for each terminal of a controlled electrical circuit, a shaping block for shaping control signals and comparing the values of the controlled signals with desired values. one contact of the contact group, wherein the first inputs of the control signal shaping circuit and the control signal comparison circuit are electrically coupled to the output of the accumulator block and output for storing and outputting the co-ordinate code sequences and signal setpoints provided with a first shift register further comprising a control and synchronization block; common to the forming block and the accumulation and dispensing block and electrically connected thereto, provided with a synchronization circuit, the third outputs of which are u connected to separate second inputs of the control signal shaping circuit and the control signal comparison circuit, a control analysis circuit whose third inputs are individually coupled to the output of the control signal comparison circuit, and an information reception and transmission circuit electrically connected to the synchronization circuit; control results analysis circuit and program control block.

Zařízení obsahuje pro každý kontrolovaný vývod elektronického zapojení posuvný registr bloku záznamu a vysílání kódových posloupností kontrolních signálů a signálů požadovaných hodnot, který má pro nastřádání potřebného obsahu informací kapacitu 1 024'míst.The apparatus comprises, for each controlled wiring terminal, a shift register of a block of recording and transmitting code sequences of control signals and setpoint signals, which has a capacity of 1024 'for storing the necessary information content.

213 623213 623

213 823213 823

Takovéto mnohomístné posuvné registry zvětšují objem elektronioké Sásti kontrolního zařízení a značné snižují spolehlivost a rychlost činnosti zařízení pro funkční kontrolu elektronických zapojení jako oelku.Such multi-position shift registers increase the volume of the electronic component of the control device and greatly reduce the reliability and speed of operation of the electronic wiring control device as a plug.

Cílem vynálezu je vytvoření takového zařízení pro funkční kontrolu elektroniokýoh zapojení, které by umožňovalo provádět při mezníoh provozních kmitočtech kontrolu velkých integrovaných obvodů, včetnš obvodů β transistory a s vazbou přes společný emitorový odpor a transistorovo-transistorové logiky se zvýšenou praeovní ryohlosti.It is an object of the present invention to provide an electronic circuit wiring control device capable of controlling large integrated circuits, including β transistors and coupled via common emitter resistance and transistor-transistor logic, with increased working speed, at the operating frequency limit.

Vynález řeží úlohu vytvořit zařízení pro funkční kontrolu elektroniokýoh zapojení, jehož nově řešená základní elektrická schémata každého bloku záznamu a vysílání kódových posloupností kontrolních signálů a signálů požadovanýoh hodnot by umožňovala zmenšit objem elektronioké části zařízení, zvýšit provozní spolehlivost a rychlost, a společně se zadáváním režimů pro všeohny tyto bloky by se rozšířily funkční možnosti zařízení cestou automatického tvarování velkého poStu různých posloupností kontrolníoh signálů.SUMMARY OF THE INVENTION The present invention solves the task of providing an electronic wiring control device whose redesigned basic electrical schematics of each block of recording and transmitting code sequences of control and setpoint signals would make it possible to reduce the volume of the electronic part of the device, increase operational reliability and speed, all these blocks would extend the functional capabilities of the device by automatically shaping a large number of different control signal sequences.

Tohoto oíle je dosaženo a uvedená nevýhody jsou odstraněny u zařízení pro funkční kontrolu elektroniokýoh obvodů podle vynálezu, jehož podstata spočívá v tom, že mezi blokem •kumulace a vydávání a blokem řízení a synchronizace je uspořádán blok zadávání režimů, přičemž první vstup paměťového obvodu režimů bloku akumulaoe a vydávání je připojen k první mu výstupu řídicího obvodu bloku akumulaoe a vydávání, první _;vštap registru pečátečníálreiwy, pxvůí vstup registru koneSné adresy, první vatup registra taktů, první vstup registru oyklů a první vstup registra synehronizačníoh impulsů bloku akumulace a vydávání jsou spoje ny s výstupem paměťového obvodu režimů, druhý vetup registru počáteční adresy, druhý vstup registru konečné adresy, druhý vstup registru taktů, druhý vstup registru oyklů a druhý vstup registru synehronizačníoh impůlsů jsou spojeny jednotlivš s druhými výstupy řídloího obvodu, třetí vstup registru počáteční adresy^ třetí vstup registru konečné adresy, třetí vstup registru taktů, třetí vstup registru cyklů a třetí vstup registra synohronizačníoh Impulsů jsou spojeny jednotlivá s třetími výstupy řídicího obvodu, první vstup řídloího obvodu je spojen s výstupem registru oyklů, druhý vstup řídloího obvodu je spojen s výstupem registru synchronizačních impulsů, přičemž třetí vstup řídloího obvodu je epojen s prvním výstupem obvodu analýzy výsledků kontroly, připojeným rovněž k prvnímu vstupu synohronizačního obvodu, jehož první výatup je připojen ke čtvrtému vstupu registru počáteční adresy, ke čtvrtému vstupu registra konečné adreey, ke čtvrtému vstupu registru taktů, ke čtvrtému vstupu registru oyklů a ke čtvrtému vstupu registru synchronizačních impulsů, přičemž druhý výstup synchronizačního obvodu je připojen ke čtvrtému vstupu řídloího obvodu a k druhému vstupu obvodu analýzy výsledků kontroly, první vstup porovnávacího obvodu bloku zadávání režimů je epojen s výstupem registru konečné adresy, první vstup záznamového obvodu bloku zadávání režimů je spojen s výstupem registru taktů, přičemž druhý vstup záznamového obvodu a druhý vstup porovnávacího obvodu je spojen se čtvrtým výstupem řídloího obvodu, jehož pátý vstup je spolen s výstupem porovnávaoího obvodu a s prvním výstupem záznamového obvodu šestý výstup obvodu příjmu a přenosu infoxnaoe je spojen s druhým vstupem paměťového obvodu režimů, druhý výstup obvodu příjmu a přenosu informace je epojen s šestým vstupem řídicího obvodu, jehož pátý výstup je připojen k druhému vstupu obvodu příjmu a přenosu informaoe.This object is achieved and the disadvantages are eliminated in the electronic control circuitry of the present invention, characterized in that a mode entry block is arranged between the accumulation and output block and the control and synchronization block, the first input of the mode block memory circuit. the accumulation and dispensing is connected to a first output of the control circuit of the accumulation and dispensing block, the first _; The input of the register of the final address, the first input of the clock register, the first input of the loop register, and the first input of the register of sync bursts of the accumulation and output block are connected to the output of the mode memory circuit. the second clock register input, the second loop register input, and the second synehronization register register input are each associated with the second control circuit outputs, the third start address register input ^ the third address of the final address register, the third clock register input, the third cycle register input and the third sync register input The pulses are connected individually to the third outputs of the control circuit, the first input of the control circuit is connected to the output of the loop register, the second input of the control circuit is connected to the output of the synchronization pulse register, the third input The circuit is connected to the first output of the control analysis circuit, also connected to the first input of the synronization circuit, the first output of which is connected to the fourth input of the start address register, the fourth input of the final adreey register, the fourth input of the clock register, and a fourth sync pulse register input, wherein a second sync circuit output is connected to a fourth control circuit input and a second control result analysis circuit input, a first mode block reference comparator input is coupled to a final address register output, a first mode block recorder input circuit is coupled to a clock register output, the second input of the recording circuit and the second input of the comparing circuit being coupled to the fourth output of the control circuit, the fifth input being associated with the output of the comparing circuit and the first through a recording circuit output, a sixth infoxnaoe receive / transfer circuit output is coupled to a second mode memory input, the second receive / transfer circuit output is coupled to a sixth control circuit input, the fifth output of which is connected to a second information receive / transfer circuit input.

213 623 výstup třímístného prvního posuvného registru je připojen k prvnímu vstupu obvodu tvarování kontrolních signálů a k prvnímu vatupu obvodu porovnávání kontrolních signálů, přičemž první vstup prvního posuvného registru je přes první obvod AND-OR spojen pomocí jeho prvního vstupu s výstupem druhého posuvného registru bloku akumulace a vydávání a přes druhý obvod AND-OR s prvním a druhým výetupem třetího posuvného registru bloku akumulace a vydávání, výstup paměťového obvodu bloku akumulace a vydávání je připojen k prvnímu vstupu druhého posuvného registru a k prvnímu vstupu třetího posuvného registru, výstup adresového registru bloku akumulace a vydávání je spojen s prvním vstupem paměťového obvodu a s třetím vstupem porovnávacího obvodu, přičemž jeho první vstup je spojen s výstupem registru počáteční adresy, druhý vstup adresového registru a třetí vstup paměťového obvodu jsou spojeny jednotlivě s příslušným pátým výstupem obvodu příjmu a přenosu informace, přičemž třetí vstup adresového registru, druhý vstup paměťového obvodu, druhý vstup druhého posuvného registru, druhý vstup třetího posuvného registru, druhý vstup prvního obvodu AND-OR, druhý vstup drudruhého obvodu AND-OR a druhý vstup prvního posuvného registru jsou jednotlivě spojeny s příslušným druhým výstupem záznamového obvodu.213 623 the output of the three digit first shift register is coupled to the first input of the control signal shaping circuit and the first input of the control signal comparison circuit, the first input of the first shift register being connected via the first AND-OR circuit via its first input to the output of the second shift register shift register; outputting and over the second AND-OR circuit with the first and second outputs of the third accumulation and displacement block shift register, the output of the accumulation and dispatch block storage circuit is coupled to the first input of the second shift register and the first input of the third shift register is connected to a first memory circuit input and a third reference circuit input, the first input of which is connected to the start address register output, the second address register input, and the third memory circuit input are connected to notably with the corresponding fifth output of the information reception and transmission circuit, the third address register input, the second memory circuit input, the second input of the second shift register, the second input of the third shift register, the second input of the first AND-OR circuit, the second input of the second AND-OR circuit; the second input of the first shift register are individually coupled to the respective second output of the recording circuit.

Konstrukoe zařízení pro funkční kontrolu elektrohiokýoh zapojení podle vynálezu umožňuje ve srovnání se známým zařízením zvýšit podstatně četnost funkčních kontrol tím, že se četnost prakticky přivede na maximální funkční frekvenci u jednotlivých logických prvků ( a nikoliv u funkčních podseatav). Přitom se objem elektronických prvků patřících k zařízení snižuje asi dvojnásobně, zvyšuje se spolehlivost zařízení a rozšiřují se funkční možnosti zařízení.The design of the electrical wiring control device according to the invention makes it possible to significantly increase the frequency of the functional checks compared to the known device by practically bringing the frequency to the maximum functional frequency of the individual logic elements (and not the functional subassemblies). At the same time, the volume of electronic elements belonging to the device is reduced by about twice, the reliability of the device is increased and the functional possibilities of the device are expanded.

Vynález je dále vysvětlen popisem konkrétního příkladu provedení zařízení pro funkční kontrolu elektronických zapojení)a výkresem, na němž je uvedeno blokové schéma navrhovaného zařízení podle vynálezu.The invention is further explained by a description of a specific embodiment of a device for functional control of electronic wiring) and a drawing showing a block diagram of a proposed device according to the invention.

Zařízení pro funkční kontrolu elektronických obvodů obsahuje podle vynálezu kontaktovou skupinu £, která je opatřena několika kontakty 2, přičemž každý z těohto kontaktů 2 je určen pro připojení k jednomu z vývodů £ kontrolovaného elektronického obvodu £. Zařízení pro funkční kontrolu elektronických obvodů obsahuje pro každý kontakt 2 tvarovací blok £ pro tvarování kontrolních signálů a porovnávání hodnot kontrolovaných signálů a požadovanými hodnotami a blok 6 akumulace a vydávání pro akumulaci a vydávání kódových sledů kontrolních a požadovaných hodnot signálů. Zařízení pro funkční kontrolu elektronických obvodů má též blok £ zadávání režimů, blok £ řízení a synchronizace a blok £ programového řízení. Tyto bloky jsou společné pro všeohny kontakty 2.The device for functional monitoring of electronic circuits comprises according to the invention a contact group 6, which is provided with several contacts 2, each of these contacts 2 is intended to be connected to one of the terminals 6 of the controlled electronic circuit 6. The electronic circuitry functional control device comprises, for each contact 2, a shaping block 6 for shaping the control signals and comparing the values of the controlled signals and the setpoints, and an accumulation and output block 6 for accumulating and outputting the code sequences of the control and setpoints. The electronic circuitry functional control device also has a mode entry block, a control and synchronization block, and a program control block. These blocks are common to all contacts 2.

Každý tvarovací blok £ má první spínací prvek 10 a druhý spínací prvek 11, první ovládací obvod 12 a druhý ovládací obvod 13 pro ovládání prvního spínacího prvku 10 a druhého spínacího prvku 11, a rovněž obvod 14 tvarování kontrolních signálů pro porovnání s požadovanými hodnotami, přičemž výstup obvodu 14 tvarování kontrolních signálů je přeš první spínací prvek 10 spojen s kontaktem 2, s nímž je vstup obvodu 15 porovnávání kontrolních signálů spojen přes druhý spínací prvek 11.Each shaping block 8 has a first switching element 10 and a second switching element 11, a first control circuit 12 and a second control circuit 13 for controlling the first switching element 10 and the second switching element 11, as well as a control signal shaping circuit 14 for comparison with setpoints, the output of the control signal shaping circuit 14 is through the first switching element 10 connected to the contact 2 with which the input of the control signal comparing circuit 15 is connected via the second switching element 11.

Každý blok 6 akumulace vydávání obsahuje třířádový první posuvný registr £6, jehož výstup je připojen k prvnímu vstupu 17 obvodu 14 tvarování kontrolních signálů a k prvnímuEach dispensing accumulation block 6 comprises a three-row first shift register 66 whose output is coupled to the first input 17 of the control signal shaping circuit 14 and to the first

213 823 vstupu. 18 obvodu 15 porovnáváni kontrolních signálů, první obvod AND-OR 19 a druhý obvod AND-OR 20. jejichž výstupy jsou spojeny s prvním vstupem 21 posuvného registru 16, dále druhý posuvný registr 22. jehož výstup je spojen s prvním vstupem prvního obvodu AND-OR 12. a třetí posuvný registr 23. jehož první výstup je spojen s prvním vstupem 25 druhého obvodu AND-OR 20 a jehož druhý výstup je spojen s druhým vstupem 40 druhého obvodu AND-OR .20.213 823 input. 18 of the control signal comparing circuit 15, the first AND-OR circuit 19 and the second AND-OR circuit 20, the outputs of which are connected to the first input 21 of the shift register 16, the second shift register 22 whose output is connected to the first input of the first AND-OR circuit. OR 12 and a third shift register 23, the first output of which is coupled to the first input 25 of the second AND-OR 20 circuit, and the second output of which is coupled to the second input 40 of the second AND-OR circuit 20.

Blok 6 akumulace a vydávání obsahuje rovněž paměťový obvod 26. jehož výstup je připojen k prvnímu vstupu 27 druhého posuvného registru 22 a k prvnímu vstupu 28 informací třetího pósuvného registru 23 a adresový registr 22, jehož výstup je spojen s prvním vstupem 30 paměťového obvodu 26.The accumulation and dispensing block 6 also includes a memory circuit 26 whose output is connected to the first input 27 of the second shift register 22 and to the first information input 28 of the third scrolling register 23 and the address register 22 whose output is connected to the first input 30 of the memory circuit 26.

Blok 2 zadávání režimů obsahuje porovnávací obvod 21» k jehož třetímu vstupu 32 je připojen výstup adresového registru 29. a záznamový obvod 22» jehož jednotlivé výstupy 34 jsou odpovídajícím způsobem připojeny jednotlivě k třetímu vstupu 35 každého adresového registru 29. k druhému vstupu 36 každého paměťového obvodu 26. k druhému vstupu 37 každého druhého posuvného registru 22. k druhému vstupu 38 každého třetího posuvného registru 23, k druhému vstupu 39 každého prvního obvodu AND-OR 22, k druhému vstupu 40 každého druhého obvodu AND-OR 20 a k druhému vstupu 41 každého prvního posuvného registru 16. Blok 2 zadávání režimů obsahuje rovněž registr 42 počáteční adresy, registr 43 konečné adresy, registr £1 taktů, registr 45 cyklů, registr 46 synchronizačních impulsů, paměťový obvod 47 režimů a řídicí obvod £8.The mode entry block 2 comprises a comparator circuit 21 »to whose third input 32 the address register output 29 is connected and a recording circuit 22» whose individual outputs 34 are correspondingly connected individually to the third input 35 of each address register 29 to the second input 36 of each memory circuit 26 to second input 37 of every second AND 22 OR 22, second input 38 of every third AND 23, second input 39 of each first AND-OR 22, second input 40 of every second AND-OR 20, and second input 41 The mode entry block 2 also includes a start address register 42, a final address register 43, a clock register 48, a cycle register 45, a synchronization pulse register 46, a mode memory 47 and a control circuit 48.

První vstup 49 registru 42 počáteční adresy, první vstup 50 registru 43 konečné adreey, první vstup 51 registru 44 taktů, první vstup 52 registru 45 cyklů a první vstup 53 registru 46 synchronizačních impulsů jsou spojeny s výstupem paměťového obvodu 47 režimů, zatímco druhý vstup 54 registru 42 počáteční adresy, druhý vstup 55 registru 43 konečné adresy, druhý vstup 56 registru 44 taktů, druhý vstup 57 registru 45 cyklů a druhý vstup 58 registru 46 synchronizačních impulsů jsou připojeny odpovídajícím způsobem jednotlivě k druhým výstupům 59 řídioího obvodu 48. přičemž třetí výstupy 60 tohoto obvodu jsou připojeny jednotlivě k třetímu vstupu 61 registru 42 počáteční adresy, k třetímu vstupu 62 registru 43 konečné adreey, k třetímu vstupu 63 registru 44 taktů, k třetímu vstupu 64 registru 45 cyklů a třetímu vstupu 65 registru £6 synchronizačních impulsů.The first input 49 of the start address register 42, the first input 50 of the final adreey register 43, the first input 51 of the clock register 44, the first input 52 of the cycle register 45, and the first input 53 of the synchronization pulse register 46 are connected to the output of the mode memory 47, the start address register 42, the second input 55 of the end address register 43, the second input 56 of the clock register 44, the second input 57 of the cycle register 45 and the second input 58 of the synchronization pulse register 46 are connected correspondingly individually to the second outputs 59 of the control circuit 48; 60 of this circuit are connected individually to the third input 61 of the start address register 42, to the third input 62 of the final address register 43, to the third input 63 of the clock register 44, to the third input 64 of the cycle register 45 and the third input 65 of the sync pulse register.

Výstup 66 registru 42 počáteční adreey je spojen s prvním vstupem 67 věech adresových registrů 29. výstup 68 registru 43 konečné adresy je spojen s prvním vstupem 62 porovnávacího obvodu 21» výstup 70 registru 44 taktů je spojen se vstupem 71 záznamového obvodu 33 a výstup 72 registru 45 cyklů je připojen k prvnímu vstupu 74 řídioího obvodu £8 a výstup 73 registru 46 synchronizačních impulsů je připojen k druhému vstupu 75 řídioího obvodu £8. První výstup 76 řídicího obvodu 48 je připojen k vstupu 77 paměťového obvodu £2 režimů, čtvrtý výstup 78 řídioího obvodu 46 pak k druhému vstupu porovnávacího obvodu 21 a k druhému vstupu 80 záznamového obvodu 33 a pátý vstup 81 řídioího obvodu £8 je spojen s výstupem 82 porovnávacího obvodu 31 a s prvním výstupem 82 záznamového obvodu 21·The output 66 of the initial adreey register 42 is coupled to the first input 67 of all address registers 29. the output 68 of the final address register 43 is coupled to the first input 62 of the comparator circuit 21, the output 70 of the clock register 44 is connected to the input 71 of the recording circuit 33 and the register output 72 45 cycles are connected to the first input 74 of the control circuit 48 and the output 73 of the synchronization pulse register 46 is connected to the second input 75 of the control circuit 48. The first output 76 of the control circuit 48 is coupled to the input 77 of the mode memory circuit 72, the fourth output 78 of the control circuit 46 then to the second input of the comparator circuit 21 and the second input 80 of the recording circuit 33. the first circuit 82 of the recording circuit 21 '

Blok 8 řízení a synchronizace obsahuje synchronizační obvod 21» obvod 85 analýzy výsledků kontroly a obvod 86 záznamu a přenosu informace.The control and synchronization block 8 comprises a synchronization circuit 21, a control result analysis circuit 85 and an information recording and transmission circuit 86.

213 823213 823

První výstup 87 synchronizačního obvpdu 84 je spojen se čtvrtým vstupem 88 registru 42 počáteční adresy, se čtvrtým vstupem 89 registru 43 konečné adresy, se čtvrtým vstupem 90 registru 44 taktů, se čtvrtým vstupem 91 registru 45 cyklů-a se čtvrtým vstupem 92 registru 46 synchronizačních impulsů.t&ttí 'výetttay 93 synchronizačního obvodu 84 jsou přivedeny jednotlivé k druhému vstupu 94 obvodu 14 tvarování kontrolních signálů a k druhému vstupu 95 obvodu 15 porovnávání kontrolních signálů a výstupy 96 všech obvodů 15 porovnávání kontrolních signálů jsou připojeny jednotlivě k třetím vstupům 97 obvodu 85 analýzy výsledků kon* troly. První vstup 98 obvodu 85 analýzy výsledků kontroly je připojen k třetímu vstupu 99 řídicího obvodu 48 a k prvnímu vstupu 100 synchronizačního obvodu 84 je připojen ke čtvrtému vstupu 102 řídicího obvodu 48 a k druhému vstupu 103 obvodu 85 analýzy výsledků kontroly a druhý vstup 104 obvodu 85 analýzy výsledků kontroly je spojen se vstupem 105 obvodu 86 přijmu a přenosu informace, jehož třetí výstup 106 je naopak spojen s prvním vstupem 107 obvodu 85 analýzy výsledků kontroly. Druhý výstup 108 obvodu 86 přijmu a přenosu informeoe je spojen s šestým vstupem 109 řídicího obvodu £8, jehož pátý výstup 110 je naopak připojen k druhému vstupu 111 obvodu 86 příjmu a přenosu informace, k jehož čtvrtému vstupu 112 je připojen čtvrtý výstup 113 synchronizačního obvodu 84.' jehož druhý vstup 11£ je spojen se čtvrtým výstupem 115 obvodu 86 příjmu a přenosu informace.The first output 87 of the sync slot 84 is coupled to the fourth input 88 of the start address register 42, the fourth input 89 of the end address register 43, the fourth input 90 of the clock register 44, the fourth input 91 of the 45 cycle registers of the synchronization circuit 84 are connected individually to the second input 94 of the control signal shaping circuit 14 and to the second input 95 of the control signal comparing circuit 15 and the outputs 96 of all the control signal comparing circuits 15 are connected individually to the third inputs 97 of the result analysis circuit 85 controls. The first input 98 of the control analysis circuit 85 is connected to the third input 99 of the control circuit 48 and to the first input 100 of the synchronization circuit 84 is connected to the fourth input 102 of the control circuit 48 and the second input 103 of the control analysis circuit 85 The control output is coupled to the input 105 of the receive and transfer circuit 86, whose third output 106, in turn, is coupled to the first input 107 of the control analysis circuit 85. The second output 108 of the receive / transfer circuit 86 is coupled to the sixth input 109 of the control circuit 88, whose fifth output 110 is in turn connected to the second input 111 of the information reception and transfer circuit 86, to the fourth input 112 the fourth output 113 of the synchronization circuit. 84. ' whose second input 11 ' is coupled to the fourth output 115 of the information reception and transfer circuit 86.

Jednotlivé páté výstupy 116 obvodu 86 příjmu a přenosu informace jsou připojeny k druhému vstupu 117 všech adresových registrů 29. k třetímu vstupu 118 všech paměťových obvodů 26 a ke vstupu 119 prvních ovládacích obvodů 12 a ke vstupu 120 všech druhých ovládacích obvodů 13. Šestý výstup 121 obvodu 86 příjmu a přenosu informace je připojen k druhému vstupu 122 paměťového obvodu 47 režimů.The individual fifth outputs 116 of the information reception and transfer circuit 86 are coupled to the second input 117 of all address registers 29. to the third input 118 of all memory circuits 26 and to the input 119 of the first control circuits 12 and to the input 120 of all the second control circuits 13. The information reception and transfer circuit 86 is connected to the second input 122 of the mode memory circuit 47.

**

Vedle toho má obvod 86 příjmu a přenosu informace samostatný první vstup a první výstup, jež jsou oba odpovídajícím způsobem spojeny s výstupem a vstupem bloku 2 programového řízení.In addition, the information reception and transmission circuit 86 has a separate first input and a first output, both of which are correspondingly connected to the output and input of the program control block 2.

Zařízení pro funkční kontrolu elektronických obvodů podle vynálezu pracuje následujícím způsobem.The device for functional control of electronic circuits according to the invention operates as follows.

Vývody 2 kontrolovaného elektrického obvodu £ se při jeho připojení ke kontaktové skupině 1 spojí s odpovídajícími kontakty 2 táto kontaktové skupiny 1. Pak se z výstupu bloku 2 programového řízení přivede na vstup obvodu 86 příjmu a přenosu informace řada slov, která jsou obvodem 86 příjmu a přenosu informace dekódována na určité příkazy. Tyto příkazy se v podobě signálů vedou z jednotlivých pátých výstupů 116 k vstupu 119 prvních ovládacích obvodů 12 a k vstupům druhých ovládacích obvodů 13.The terminals 2 of the controlled electrical circuit 6, when connected to the contact group 1, are connected to the corresponding contacts 2 of this contact group 1. Then, from the output of the program control block 2, a series of words is received at the input transfer information decoded to certain commands. These commands, in the form of signals, are routed from the individual fifth outputs 116 to the input 119 of the first control circuits 12 and to the inputs of the second control circuits 13.

Je-li vývod £ kontrolovaného elektronického obvodu £ vstupem, pak se po přivedení těch· to signálů sepne první spínací prvek 10 a odpovídající vývod 2 kontrolovaného elektronického obvodu £ se připojí k výstupu obvodu 14 tvarování kontrolních Bignálů. Jsou-li odpovídající vývody 2 výstupy kontrolovaného elektronického obvodu £, pak se tato vývody £ pomocí druhých spínacích prvků 11 připojí k třetím vstupům odpovídajících obvodů 15 porovnávání kontrolních signálů.If the terminal 6 of the controlled electronic circuit 4 is an input, the first switching element 10 is closed after the application of these signals and the corresponding terminal 2 of the controlled electronic circuit 6 is connected to the output of the control signal shaping circuit 14. If the corresponding terminals 2 are outputs of the controlled electronic circuit 8, these terminals 6 are connected to the third inputs of the corresponding control signal comparing circuits 15 by means of the second switching elements 11.

Po uvedené přípravě prvních spínacích prvků 10 a druhých spínacích prvků 11 a obvodů J£ tvarování kontrolních signálů a obvodů 15 porovnávání kontrolních signálů k činnostiAfter said preparation of the first switching elements 10 and the second switching elements 11 and the control signal shaping circuits 10 and the control signal comparing circuits 15 for operation.

213 823 se z výstupu bloku 2 programového řízení přes obvod 86 příjmu a přenosu informace a jeho jednotlivé páté výstupy 116 přivede na třetí vstupy 118 paměťových obvodů 26 potřebný obsah informací o posloupnosti kontrolních signálů, které musí být přivedeny na vývody 2 kontrolovaného elektrického obvodu ± za účelem uskutečnění funkční kontroly tohoto kontrolovaného elektronického obvodu 4.213 823, from the output of the program control block 2 via the information reception and transfer circuit 86 and its individual fifth outputs 116, to the third inputs 118 of the memory circuits 26, the necessary content of control signal sequence information which must be connected to terminals 2 of the controlled electrical circuit in order to perform a functional check of this controlled electronic circuit 4.

Současně se z druhého výstupu 108 obvodu 86 příjmu a přenosu informace na šestý vstup 109 řídicího obvodu 48 přivede informace o pracovních režimech zařízení pro funkční kontrolu elektronických obvodů. Uvedená informace ae z prvního výstupu 76 řídicího obvodu 48 přivede na první vstup 77 paměťového obvodu 47 režimů.At the same time, information about the operating modes of the electronic circuit functional control device is fed from the second output 108 of the information reception and transfer circuit 86 to the sixth input 109 of the control circuit 48. Said information ae from the first output 76 of the control circuit 48 brings modes 53 to the first input 77 of the memory circuit.

Po skončení záznamu informace do paměťového obvodu 47 režimů je řízení činnosti zařízení pro kontrolu elektronických obvodů předáno synchronizačnímu obvodu 84 bloku 8 řízení a synchronizace. Za tím účelem se z výstupu bloku 2 programového řízení přivede na první vstup obvodu 86 příjmu a přenosu informace řada slov, která jsou v tomto obvodu dekódována na odpovídající příkazy, jež se v podobě signálů vedou ze čtvrtého výstupu 115 obvodu 86 příjmu a přenosu informace na druhý vstup 114 synchronizačního obvodu 84. Signály vycházejícími z druhého výstupu 101 synchronizačního obvodu 84 se v řídicím obvodu 48 tvarují signály pro zápis informací v registru 42 počáteční adresy, v registru 43 konečné adresy, v registru 44 taktů, v registru 45 cyklů a v registru 46 synchronizačních impulsů.Upon completion of the recording of information to the mode memory circuit 47, the operation control of the electronic circuit control device is passed to the synchronization circuit 84 of the control and synchronization block 8. To this end, a series of words are inputted from the output of the program control block 2 to the first input of the information reception and transfer circuit 86, which are decoded therein into corresponding commands which are signaled from the fourth output 115 of the information reception and transfer circuit 86. the second input 114 of the synchronization circuit 84. The signals coming from the second output 101 of the synchronization circuit 84 are shaped in the control circuit 48 to write information in the start address register 42, the end address register 43, the clock register 44, the cycle register 45 and the register 46 synchronization pulses.

Z prvního výstupu 76 řídicího obvodu 48 přichází na první vstup 77 paměťového obvodu II režimů řada signálů, po jejichž dojití postupně synchronně se signály přicházející z jednotlivých druhých výstupů 59 řídicího obvodu 48 na druhý vstup 54 registru 42 počáteční adresy, na druhý vstup 55 registru 43 konečné adresy,na druhý vstup 56 registru 44 taktů , na druhý vstup 57 registru 45 cyklů a na druhý vstup 58 registru 46 synchronizačních impulsů, se v tyto registry zanese potřebná informace o pracovních režimech bloků zařízení pro funkční kontrolu elektronických obvodů přicházející z výstupu paměťového obvodu II režimů. Do registru 42 počáteční adresy se přitom přivede informaoe o počáteční adresa, do registru 43 konečné adresy pak Informace o konečné adrese sledu kontrolních signálů.From the first output 76 of the control circuit 48, a series of signals arrive at the first input 77 of the mode II memory circuit, after which they arrive in synchronism with the signals coming from the individual second outputs 59 of the control circuit 48 to the second input 54 of the start address register 42, to the second input 55 of the register 43 the end addresses, second input 56 of the clock register 44, second input 57 of the cycle register 45, and second input 58 of the synchronization pulse register 46, will store the necessary information about the operating modes of the electronic circuitry functional block coming from the memory circuit output II modes. The start address register 42 receives information about the start address and the end address register 43 then the end address information of the control signal sequence.

Počáteční a konečná adresa jako celek vymezují soubor informací, zaznamenaný v paměťovém obvodu 26 a poataoujíoí pro tvarování celé nebo části sledu kontrolních signálů pro funkční kontrolu kontrolovaných elektronických obvodů^.The start and end addresses as a whole define the set of information recorded in the memory circuit 26 and are used to shape all or part of the control signal sequence for the functional control of the electronic circuits to be inspected.

Do registru 44 taktů se zaznamenává informace o počtu taktů, během nichž se z druhého posuvného registru 22 a třetího posuvného registru 23 přes první obvod AND-OR 19 nebo druhý obvod AND-OR 20 a první posuvný registr 16 celá informace převede na pivní vstup 17 obvodu 14 tvarování kontrolních signálů nebo na první vstup 18 obvodu 15 porovnávání kontrolních signálů.In the clock register 44, the number of clocks is recorded during which, from the second shift register 22 and the third shift register 23, through the first AND-OR 19 circuit or the second AND-OR 20 circuit and the first shift register 16, the entire information is converted into a beer input 17 of the control signal shaping circuit 14 or to the first input 18 of the control signal comparison circuit 15.

Do registru 45 cyklů se zaznamenává informace o počtu opakování kontrolního sledu signálů, jenž je vymezen počáteční a konečnou adresou.The register of 45 cycles records information about the number of repetitions of the signal control sequence defined by the start and end addresses.

Do registru 46 synchronizačních impulsů se zaznamenává informace o počtu taktů, pro nějž je třeba zastavit činnost prvního posuvného registru 16. druhého posuvného registru 22 a třetího posuvného registru 23 při kontrole kontrolovaného elektronického obvodu A· Sou213 623 časně se v souladu s programem kontroly z jednotlivých třetích výstupů 93 synchronizačního obvodu 84 na druhý vstup 94 jednoho nebo více obvodů 14 tvarování kontrolních signálů přivádí signály, při jejichž příchodu se na odpovídající vývody χ kontrolovaného elektronického obvodu £ přivádějí speciální taktové impulsy.The register 46 of synchronization pulses stores information about the number of clocks for which it is necessary to stop the operation of the first shift register 16, the second shift register 22 and the third shift register 23 when checking the controlled electronic circuit. the third outputs 93 of the synchronization circuit 84 to the second input 94 of one or more control signal shaping circuits 14 supply signals which, upon arrival, receive special pulse pulses at the corresponding terminals 4 of the controlled electronic circuit.

Po zaznamenání informací do registru 42 počáteční adresy do registru 43 konečné adresy, do registru ££ taktů, do registru £X oyklů a do ršgistru £6 synchronizačních impulsů se z druhého výstupu 101 synchronizačního obvodu 84 načtvrtý vstup 102 řídicího obvodu £8 přivede signál, který se dále ze čtvrtého výstupu 78 řídicího obvodu 48 předá na druhý vstup 80 záznamového obvodu 33. Podle signálu, který přichází z odpovídajíoíoh druhých výstupů 34 záznamového obvodu 33 na třetí vstupy 35 adresových registrů 29 se uvolní záznam počáteční adresy z výstupů 66 registru 42 počáteční adresy do adresových registrů 29. Po zaznamenání adresy v adresových registrech 29 dojdou z odpovídajícího třetího výstupu 60 řídicího obvodu 48 na třetí vstup 63 registru 44 taktů a z čtvrtého výstupu 78 řídicího obvodu 48 na druhý vstup 80 záznamového obvodu 33 signály zajišťující záznam prvního slova z paměťových obvodů 26 do druhých posuvných registrů 22. Současně se signály přicházející* mi z odpovídajíoíoh druhých výstupů 34 záznamového obvodu 33 na druhé vstupy 39 prvních obvodů AND-OR 19 toto obvody otevřou a na druhé vstupy 37 druhých posuvrfých registrů 22 začínají přicházet impulsy posunutí informací, jejichž počet je odpočítáván registrem 44 taktů. Podle míry posunutí informace v druhých posuvných registrech 22 se tato informace řád po řádu přivádí na první vstupy 21 prvních posuvných registrů 16í Ovládání posouvání informací v prvních posuvných registrech 16 se uskutečňuje pomooí signálů, které přicházejí z odpovídajíoíoh druhých vstupů 34 záznamových obvodů 33 na druhé vstupy 41 prvních posuvných registrů 16.After recording the information in the start address register 42, the end address register 43, the clock register 48, the loop register 66 and the sync pulse register 64, a fourth input 102 of the control circuit 8 is applied from the second output 101 of the synchronization circuit 84. which is further passed from the fourth output 78 of the control circuit 48 to the second input 80 of the recording circuit 33. Depending on the signal coming from the corresponding outputs 34 of the recording circuit 33 to the third inputs 35 of the address registers 29 After recording the address in address registers 29, signals corresponding to recording the first word from the memory will be received from the corresponding third output 60 of the control circuit 48 to the third input 63 of the clock register 44 and from the fourth output 78 of the control circuit 48 to the second input 80 of the recording circuit 33. Simultaneously with the signals coming from the corresponding outputs of the recording circuit 33 to the second inputs 39 of the first AND-OR circuits 19, these circuits open and the second inputs 37 of the second post-registers 22 receive information shift pulses. the count of which is counted by a register of 44 bars. Depending on the amount of information shift in the second shift registers 22, this order of information is fed to the first inputs 21 of the first shift registers 16i. The information shift in the first shift registers 16 is controlled by signals coming from the corresponding second inputs 34 of the recording circuits 33 to the second inputs. 41 first shift registers 16.

Každé tři nové bity informace třířádových prvních posuvných registrů 16 se dekódují a v podobě signálů kontrolního sledu signálů se přivádějí na první vstupy 17 obvodů 14 tvarování kontrolních signálů a na první vstupy 18 obvodů 15 porovnávání kontrolních signálů.Every three new bits of the information of the three-row first shift registers 16 are decoded and supplied as control signal signals to the first inputs 17 of the control signal shaping circuits 14 and to the first inputs 18 of the control signal comparison circuits 15.

V závislosti na typu vývodu χ kontrolovaného elektrického obvodu £, to jest, zda jdé o vstup, výstup nebo redundanční vývod, se uvedené tři bity informace dekódují a převedou na kontrolní signál pro vstupy na etalonový signál pro výstupy anebo na signál, který blokuje činnost obvodů 14 tvarování kontrolních signálů a obvod 15 porovnávání kontrolních signálů (signál maskující redundanční vývod χ kontrolovaného elektronického obvodu £). Kontrolní signál postupuje dále z výstupů obvodů 14 tvarování kontrolních signálů přes první spínací prvky 10 na odpovídající vývody χ kontrolovaného elektronického obvodu £. Během přenosu .informace z druhých posuvných registrů £2 se na signál přicházející z odpovídajícího druhého výstupu 34 záznamového obvodu 33 na třetí vstupy XX adresových registrů 29 přidává k informaci v nich obsažené jednotka a na signály, přicházející na druhé vstupy 36 paměťových obvodů 26 a na druhé vstupy 38 třetích posuvných registrů 2X se z paměťového obvodu χ6 do třetích posuvných registrů 23 zaznamená druhé slovo. Po zaznamenání jednotky dochází v porovnávacím obvodu χΐ, přijímajícím informaci z výstupu adresového registru 29 jednoho z bloků 6 akumulace a vydávání k porovnání této informace s in213 623 formací o konečné adrese přicházející na první vstup 69 porovnávacího obvodu 31 z výstupu 68 registru 43 konečná adresy.Depending on the type of terminal χ of the controlled electrical circuit, i.e. whether it is an input, an output or a redundancy terminal, the three bits of information are decoded and converted into an input control signal into an output output signal or a signal that blocks circuit operation. 14 is the shaping of the control signals and the control signal comparison circuit 15 (the signal masking the redundancy terminal χ of the controlled electronic circuit 6). The control signal proceeds further from the outputs of the control signal shaping circuits 14 via the first switching elements 10 to the corresponding terminals χ of the controlled electronic circuit 6. During the transmission of information from the second shift registers 32, the unit contained therein is added to the signal coming from the corresponding second output 34 of the recording circuit 33 to the third inputs XX of the address registers 29 and to the signals coming to the second inputs 36 of the memory circuits 26 and the second inputs 38 of the third shift registers 2X are recorded a second word from the memory circuit χ6 to the third shift registers 23. Upon recording of the unit, in the comparator χΐ receiving information from the address register output 29 of one of the accumulation blocks 6 and outputting, this information is compared with the in213 623 final address formation arriving at the first input 69 of the comparator 31 from the output 68 register 43 final address.

V záznamovém obvodu 33 probíhá nepřetržitě porovnávání počtu posunutí prováděnýoh druhým posuvným registrem 22 a třetím posuvným registrem 23 β požadovanou hodnotou.In the recording circuit 33, the number of displacements performed by the second shift register 22 and the third shift register 23 β is continuously compared to the desired value.

V tom okamžiku, kdy nastane rovnost mezi těmito hodnotami, dojde k přeruěení přívodu signálů z odpovídajících druhých výstupů 34 záznamového obvodu 33 na druhé vstupy 39 prvníoh obvodů AND- OR 19 a na druhé vstupy 37 druhých posuvných registrů 22 a začínají se převádět signály na druhé vstupy 40 druhých obvodů AND-OR 20 a na druhé vstupy 38 třetích posuvných registrů ££.As soon as equality between these values occurs, the signal input from the corresponding second outputs 34 of the recording circuit 33 is interrupted to the second inputs 39 of the first AND-OR circuits 19 and to the second inputs 37 of the second shift registers 22 and signals are converted to the inputs 40 of the second AND-ORs 20 and the second inputs 38 of the third shift registers.

V důsledku toho se přeruší činnost druhých posuvných registrů 22 a uzaVřou se první obvody AND-OR 19. ale přitom se otevřou druhé obvody AND-OR 20 a začne předávání předtím zapsané informace z třetích posuvných registrů 23 na vstupy 25 druhých logických členů AND-OR 20 a dále na první vstupy 21 prvních posuvných registrů £6. Generování kontrolního sledu signálů pokračuje. Analogicky k dříve popsanému na signál z odpovídajícího druhého výstupu 34 záznamového obvodu 33 se znovu přičte jednotka k obsahu adresových registrů 29 a do druhých posuvných registrů 22 se zapíše třetí slovo z paměťových obvodů 26. Druhé posuvné registry 22 se opět uvedou do činnosti, jakmile skončí vydávání informace z třetích posuvných registrů 23.As a result, the operation of the second shift registers 22 is interrupted and the first AND-OR circuits 19 are closed, but the second AND-OR circuits 20 are opened, and the previously written information from the third shift registers 23 is transferred to inputs 25 of the second AND-OR logic members. 20 and further to the first inputs 21 of the first shift registers 66. The control sequence generation continues. Analogous to the previously described signal from the corresponding second output 34 of the recording circuit 33, the unit is re-added to the contents of the address registers 29 and the third word from the memory circuits 26 is written to the second shift registers. issuing information from third shift registers.

Po přidání jednotky do adresových registrů 29 porovnávací obvod 31 opětovně porovnává obsah jednoho z adresových registrů 29 a obsahem registru 43 konečné adresy.After the unit has been added to the address registers 29, the comparator circuit 31 re-compares the contents of one of the address registers 29 and the contents of the final address register 43.

Jakmile nastane rovnost mezi obsahem všeoh adresových registrů 29 s obsahem registru 43 konečné adresy, což je důkazem o skončení oyklu vydávání informací z paměťových obvodů 26. jaou možné dva praoovní režimy.Once there is equality between the contents of all address registers 29 with the contents of the final address register 43, this is evidence of the end of the loop of issuing information from the memory circuits 26. two pragmatic modes are possible.

Je-li v registru 45 cyklů zaznamenána nula, pak tato informace dojde z výstupu 72 registru 45 cyklů na první vstup 74 řídicího obvodu 48. a je-li na speciálním místě řídicího slova pamšťováho obvodu 47 režimů rovněž zaznamenána nula, pak je to známkou jednorázového vysílání daného kontrolního sledu signálů.If zero is recorded in the cycling register 45, this information comes from the cycling register output 72 to the first input 74 of the control circuit 48. And if zero is also recorded at a special location of the control mode memory control word 47, this is a one-time sign transmitting the control signal sequence.

Řídicí obvod 48 vyšle přitom přes paměťový obvod 47 režimů na odpovídající vstupy registru 42 počáteční adresy, registru 43 konečné adresy, registru 44 taktů, registru 4,5 cyklů a registru 46 synchronizačních impulsů signály změny informace.In this case, the control circuit 48 sends information change signals to the corresponding inputs of the start address register 42, the end address register 43, the clock register 44, the 4.5 cycle register and the synchronization pulse register 46 via the mode memory circuit 47.

Z paměťového obvodu 47 režimů se do registru 42 počáteční adresy, do registru 43 konečné adresy, do registru 44 taktů, do registru 45 cyklů a do registru 46 synchronizačních impulaů analogickým podle dříve popsaného postupu přivede nová informace a začíná generování druhého kontrolního sledu signálů. Protože změna informace v registru 42 počáteční adresy, >v registru 43 konečné adresy, v registru 44 taktů, v registru 45 oyklů a v registru 46 Synchronizačních impulsů se provede za dobu zaznamenávání posledního slova (podle konečná adresy) z paměťových obvodů 26 do druhých posuvných registrů 22 nebo třetích posuvných registů 23. probíhá generování kontrolních sledů signálů nepřetržitě.New information is fed from the mode memory circuit 47 to the start address register 42, the end address register 43, the clock register 44, the cycle register 45, and the synchronization pulse register 46, analogous to the previously described procedure, and the generation of the second signal sequence starts. Because the information in the start address register 42, the end address register 43, the clock register 44, the loop register 45, and the sync register 46 are changed during the last word recording (according to the final address) from the memory circuits 26 to the second sliders registers 22 or third shift registers 23 are continuously generated.

Je-li v registru 45 cyklů zaznamenáno číslo lišíoí se od nuly, pak při rovnoáti obsahů adresových registrů 29 a registru 43 konečné adresy se z výstupu 82 porovnávacího obvodu 31 přivede na pátý vstup 81 řídicího obvodu 48 signál, který společně s informací, kteráIf a non-zero number is recorded in the cycling register 45, then, with equal contents of the address registers 29 and the final address register 43, the output 82 of the comparator circuit 31 is applied to the fifth input 81 of the control circuit 48

213 623 ee přivede na první vstup 7.4 řídicího obvodu £8 z výstupu £2 registru ££ cyklů, se přemění v řídicím obvodu 48 v odpovídající příkaz. Tento příkaz se z jednoho z třetích výstupů 60 řídioího obvodu £g přivede na třetí vstup 64 registru £g cyklů v podobě signálu, kterým se obsah registru 45 oyklů změněí o jednotku, a dochází k opětovnému vydávání kontrolního sledu signálů omezeného počáxeční adresou a konečnou adresou předtím zapsanou do registru 42 počáteční adresy a registru 43 konečné adresy. Kontrolní sled signálů se opakuje tak dlouho, dokud so v registru 45 cyklů nenastaví nula, přičemž se z výstupu 72 registru 45 cyklů na první vstup 74 řídioího obvodu 48 vyěle tomu dosvědčující signál.213 623 ee to the first input 7.4 of the control circuit 48 from the output 72 of the cycle register, transforms in the control circuit 48 into the corresponding command. This command is fed from one of the third outputs 60 of the control circuit 60 to the third input 64 of the cyclic register 64 as a signal that changes the contents of the cyclic register 45 by one, and re-outputs the signal sequence limited by the start address and end address. previously written to the start address register 42 and the end address register 43. The signal control sequence is repeated until the zero in the cycling register 45 is set to zero, from the output 72 of the cycling register 45 to the first input 74 of the control circuit 48 divided by a witness signal.

Je-li na speciálním místě řídioího slova pamělového obvodu 47 režimů zaznamenána nula, pak se obsah registru 42 počáteční adresy, registru 43 konečné adresy, registru 44 taktů, registru 45 oyklů a registru 46 synchronizačních impulsů znovu změní a pracovní cyklus zařízení pro funkční kontrolu kontrolovaného elektrického obvodu £ se bude opakovat.If zero is recorded at a special control word location of the mode memory circuit 47, then the contents of the start address register 42, the end address register 43, the clock register 44, the loop register 45, and the sync pulse register 46 change again and the duty cycle the electric circuit 6 will be repeated.

Je-li na speciálním místě řídioího slova pamělového obvodu 47 režimů zaznamenána jednotka, pak se z pátého výstupu 110 řídicího obvodu 48 na druhý vstup 111 obvodu 86 příjmu a přenosu informace přivede signál, který se dále předá do bloku £ programového řízení a po jeho přivedení se činnost zařízení pro funkční kontrolu kontrolovaných elektronických obvodů £ přeruší.If a unit is recorded at a special location of the control word of the mode memory circuit 47, then a signal is applied from the fifth output 110 of the control circuit 48 to the second input 111 of the information reception and transfer circuit. the operation of the functional control device of the monitored electronic circuits 6 is interrupted.

Přítomnost jednotky na speciálním místě řídioího slova pamělového obvodu 47 režimů tedy značí, že ukončením daného cyklu činnosti je kontrola kontrolovaného elektronického obvodu £ ukončena.Thus, the presence of the unit at a special control word location of the memory circuit 47 indicates that the control of the controlled electronic circuit 6 is terminated at the end of a given cycle of operation.

Protože část vývodů £ kontrolovaného elektronického obvodu £ slouží jako výstupy, připojí se tyto vývody £ pomooí druhých spínacích prvků 11 příslušných tvarovacich bloků £ ke speoiálním vstupům obvodů 15 porovnávání kontrolních signálů. Požadované hodnoty signálů pro tyto vývody J kontrolovaného elektronického obvodu £ se rovněž generují v podobě kontrolních sledů signálů přicházející na první vstupy 18 obvodů 15 porovnávání kontrolních signálů. Generování kontrolních sledů signálů probíhá analogicky tak, jak bylo popsáno nahoře.Since a portion of the terminals 6 of the controlled electronic circuit 4 serves as outputs, these terminals 6 are connected to the speoial inputs of the control signal comparison circuits 15 by means of the second switching elements 11 of the respective shaping blocks 8. Signal setpoints for these terminals 6 of the controlled electronic circuit 6 are also generated in the form of signal control sequences arriving at the first inputs 18 of the control signal comparison circuits 15. The generation of the signal control sequences is analogous to that described above.

Výsledky kontroly jdou do výstupů 96 obvodů 15 porovnávání kontrolních signálů na třetí vstupy 97 obvodu 85 analýzy výsledků kontroly, na jehož druhý vstup 103 a na první vstup 107 dojdou rovněž synchronizační signály od druhého výstupu 101 synchronizačního obvodu 84 a informace od třetího výstupu 106 obvodu 86 příjmu a přenosu informace. Výsledky analýzy použitelnosti kontrolovaných parametrů postupují jako signály z prvních výstupů 98 obvodu 85 analýzy výsledků kontroly a z druhých výstupů 104 téhož obvodu na první vstup 10Ď synchronizačního obvodu 84 na čtvrtý vstup 102 řídicího obvodu 48 a na třetí vstup 105 obvodu 86 příjmu a přenosu informace. Uvedené signály se z obvodu 86 příjmu a přenosu informace vysílají do bloku £ programového řízení, ve kterém se s konečnou platností určuje další režim činnosti zařízení pro funkční kontrola kontrolovaných elektronických obvodů £ (pokračování nebo přerušení kontrolních oyklů).The control results go to the outputs 96 of the comparing control signals to the third inputs 97 of the control results analysis circuit 85, to which the second input 103 and the first input 107 will also receive synchronization signals from the second output 101 of the synchronization circuit 84 and information from the third output 106 receiving and transmitting information. The results of the usability analysis of the checked parameters proceed as signals from the first outputs 98 of the control analysis circuit 85 and from the second outputs 104 of the same circuit to the first input 10D of the synchronization circuit 84 to the fourth input 102 of the control circuit 48. Said signals are transmitted from the information reception and transfer circuit 86 to a program control block 6, in which the next mode of operation of the device for functional control of the controlled electronic circuits 6 (continuation or interruption of the control loops) is finally determined.

Použití popsaného zařízení umožňuje sestavovat agregáty pro funkční kontrolu kontrolovaných elektronických obvodů £, vyznačující se zvýšenou operační rychlostí a spolehlivostí, a to pomooí nevelkého počtu rychle pracujících obvodů.The use of the described device makes it possible to assemble aggregates for the functional inspection of the controlled electronic circuits 6, characterized by increased operational speed and reliability, by means of a small number of fast-acting circuits.

213 323213 323

Při sestavování zařízení, které je určeno pro funkční kontrolu elektronických obvodů s 48 vývody a pracovním kmitočtem 100 MHz, a které vytváří pro každý kontrolovaný vývod kontrolní sled signálů, nesoucích nejméně 2048 informačních bitů, je třeba použít druhé posuvné registry 22 a třetí posuvné registry 23 s kmitočtem posuvu nejméně 100 MHz a paměťové obvody 26 s takovou operační rychlostí, která je určována počtem řádů v druhém posuvném regietru 22 a v třetím posuvném registru 23. V případě použití desetiřádových posuvných registrů 22 a třetích posuvných registrů 23 se musí paměťové obvody 26 vyznačovat obsahem nejméně 48 x 2048 informačních bitů a maximálním čteoím kmitočtem 10 až 12 MHz, v případě použití dvaoetiřádovýoh druhých posuvných registrů 22 a třetích posuvných registrů 23 pak musí mít paměťové obvody 26 čtecí kmitočet menší než 5 ař 6 MHz.When assembling a device for the functional control of 48-circuit electronic circuits at 100 MHz operating frequency and which produces a control sequence of signals carrying at least 2048 information bits for each controlled outlet, the second shift registers 22 and the third shift registers 23 must be used. with a shift rate of at least 100 MHz and memory circuits 26 at an operating speed that is determined by the number of orders in the second shift register 22 and the third shift register 23. In the case of using ten-row shift registers 22 and third shift registers 23, With at least 48 x 2048 information bits and a maximum read rate of 10-12 MHz, if two-row second shift registers 22 and third shift registers 23 are used, the memory circuits 26 must have a read rate of less than 5 to 6 MHz.

Claims

SUBJECT MATTER

An apparatus for functionally checking electronic circuits comprising, for each terminal of the controlled electronic circuit, a shaping block for shaping control signals and comparing the values of the controlled signals with setpoints, wherein the outputs of the control signal shaping circuit and the third input of the control signal comparison circuit are electrically connected to contacting the contact group, wherein the first inputs of the control signal shaping circuit and the control signal comparison circuit are electrically coupled to the output of the accumulation block and output for the accumulation and output of control code sequences and signal setpoints provided with a first shift register further comprising a control and synchronization block; for a forming block and an accumulation and dispensing block and electrically connected thereto, provided with a synchronization circuit, the third outputs of which are the other second inputs of the control signal shaping circuit, the control result analysis circuit, the third inputs of which are individually coupled to the control signal comparison circuit outputs, and the information transmission and reception circuit, the electrons connected to the synchronization circuit, the control result analysis circuit and the program control block characterized in that a mode entry block (7) is arranged between the accumulation and dispensing block (6) and the control and synchronization block (8), the first input (77) of the memory circuit (47) of the accumulation and dispensing block mode (6) is connected to the first output (76) of the control circuit 148) of the accumulator block (6) and output, the first input (49) of the start address register (42), the first input ($ 0) of the end address register (43), the first register input (51) (44) clocks, first input (52) of the cycle register (45) and first input (53) of the register (46) of the pulse synchronization register (6) of the accumulators The output and output are connected to the output of the mode memory circuit (47), the second input (54) of the start address register (42), the second input (55) of the end address register (43), the second input (56) of the clock register (44). the input (57) of the cycle register (45) and the second input (58) of the synchronization pulse register (46) are connected individually to the second outputs (59) of the control circuit (48), the third input (61) of the start address register (42) (62) the final address register (43), the third input (63) of the clock register (44), the third input (64) of the loop register (45), and the third input (65) of the synchronization pulse register (46) are connected individually to the third outputs ( 60) a control circuit (48), a first control input (74)

213 823 is reversed by the β output (72) of the cycle register (45), the expensive input (75) of the control circuit (48) being connected to the output (73) of the synchronization pulse register (46), the circuit (48) is connected to the beer output (98) of the control analysis circuit (85) also connected to the first input (100) of the synchronization circuit (84) * whose first output (87) is connected to the fourth input (88) of the register ( 42) starting address, fourth input (89) of the final address register (43), fourth input (90) of the clock register (44), fourth input (91) of the cycle register (45), and fourth input (92) of the register (44). 46) synchronizing pulses, wherein the second input (101) of the synchronization circuit (84) is connected to the fourth input (102) of the control circuit (48) and to the second input (103) of the control analysis circuit (85); (31) mode entry block (7) connected to sv the first address (71) of the recording circuit (33) of the mode entry block (7) is connected to the output (70) of the clock register (44), the second input (80) of the recording circuit (33) and a second input (79) of the comparator circuit (31) is connected to a fourth output (78) of the control circuit (48), the fifth input (81) of which is connected to the output (82) of the comparator circuit (31) and to the first input (83). the sixth input (121) of the infoxmaee receive and transfer circuit (86) is coupled to the second mode memory input (122) (122), the second output (108) of the information reception and transfer circuit (86) is coupled from by the sixth input (109) of the control circuit (48) whose fifth output (110) is connected to the second input (111) of the information reception and transfer circuit (86), the output of the three-digit first shift register (16) is connected to the first input (17) ) of the control signal shaping circuit (14) and to the first input (18) of the circuit (15) comparing the control signals, the first input (21) of the first shift register (16) being connected via the first AND-OR circuit (19) via its first input (24) to the output of the second shift register (22) of the block (6) accumulating and dispensing and via a second AND-OR circuit (20) with first and second outputs of the third shift register (23) of accumulation and dispensing block (6), outputting a memory bypass (26) of accumulation and dispensing block (6) connected to the first input (27) of the second shift register (22) and the first input (28) of the third shift register (23), the address register output (29) of the accumulation and output block (6) is connected to the first input (30) of the memory circuit (26) and to the third input A comparator circuit (31), the first input (67) of which is connected to the output (66) of the start address register (42), the second input (117) of the address register (29) and the third input (118) of the memory circuit (31). 26) are connected individually sp a corresponding fifth output (116) of the information reception and transfer circuit (86), the third address register input (35), the second memory circuit input (36), the second input (37) of the expensive shift register (22), a second input (38) of the third shift register (23), a second input (39) of the first AND-OR circuit (19), a second input (40) of the second AND-OR circuit (20), and a second input (41) of the first shift register (16) )

They are individually connected to the respective second input (34) of the recording circuit (33).