CS213107B1 - Zapojení dekodéru binárního kódu na binárně dekadický kód - Google Patents
Zapojení dekodéru binárního kódu na binárně dekadický kód Download PDFInfo
- Publication number
- CS213107B1 CS213107B1 CS663780A CS663780A CS213107B1 CS 213107 B1 CS213107 B1 CS 213107B1 CS 663780 A CS663780 A CS 663780A CS 663780 A CS663780 A CS 663780A CS 213107 B1 CS213107 B1 CS 213107B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- output
- decoder
- binary
- memories
- input
- Prior art date
Links
Landscapes
- Read Only Memory (AREA)
Abstract
Dekodér binárního kódu na binárně de - kadioký kód umožňuje převod čísel z deseti binárních řádů na čtyři řády dekadického kódu vyjádřeného binární formou pomocí BCD kódu pro čísla 0 až 1023· Podstata vynálezu spočívá v tom, že vy> necháním nižších nepotřebných řádů binárního kóáu při převodu na BCD kód se zkracuje cyklus obsahů uložených v pevných pamětech, které převod provádějí.To je dáno vlastnostmi číselných soustav, mezi ktefými k převodu dochází.Konkrétně pevné paměti převádějící nultý a první řád desítkového čísla jsou adresovány až od prvního řádu binárního čísla.Pevné paměti převádějí druhý řád desítkového čísla jsou adresovány až od druhého řádu binárního čísla. Vynález charakterizuje schéma zapojení dekodéru binárního kódu na binárně dekadický kód.
Description
Vynález ee týká zapojení dekodéru binárního kódu na binárně dekadický kód, realizovaný pevnými polovodičovými pamětmi typu PROM, který umožňuje převádět binární kód na kód binárně dekadický.
Až dosud se podobné převody prováděly nejčastěji použitím dvou čítačů, kdy jeden čítač čítal v binárním kódu a druhý čítač čítal v binárně dekadickém kódu.Nastala-li shoda mezi vstupem a kombinací na výstupech binárního čítače, přečetla se kombinace z výstupů binárně dekadického čítače, S nástupem techniky ROM pevných polovodičových pamětí se pro dekódování používá dekodérů, u nichž počet pouzder polovodičových pamětí je určován násobkem vstupů a výstupů vzhledem k paměťové kapacitě pevná paměti.
Tento nedostatek odstraňuje zapojení dekodéru podle vynálezu, které využívá vlastností binárně dekadického kódu a umožňuje například převod deseti binárních řádů na čtyři dekadické řády za použití jen pěti pouzder pevných pamětí organizace 256 x 4, namísto 16 pouzder podle návrhu bez využití vlastností binárního kódu a zapojení podle vynálezu.Navíc se zkracuje doba převodu kódu oproti dekodérům sestavených z čítačů binárního a binárně dekadického kódu, na dobu rovnou vybavovaoí době pevných pamětí a tato doba se oproti Vyhavovací době dekodéru z plného počtu pouzder neprodlužuje.
Podstata zapojení dekodéru binárního kódu na binárně dekadický kód, sestávající z pěti pevných polovodičových pamětí typu PROM organizace alespoň 256 x 4, tj.256 slov x 4 bity a jednoho invertorů podle vynálezu spočívá v tom, že první vstupní špička dekodéru je spojena na první výstup nultého řádu binárně dekadického kódu, a to na první výstupní špičku, zatímco druhá vstupní špička dekodéru je propojena se všemi A vstupy prvních čtyř pamětí, zatímco třetí vstupní špička dekodéru je propojena jednak se všemi B vstupy prvních čtyř pamětí, a navíc je spojena s A vstupem páté paměti, přičemž čtvrtá vstupní špička dekodéru je propojena jednak se všemi C vstupy prvních čtyř pamětí a navíc je spojena s B vstupem páté paměti, kdežto pátá vstupní špička dekodéru je propojena jednak se všemi D vstupy prvních čtyř pamětí a navíc je spojena s C vstupem páté paměti, kdežto šestá vstupní špička dekodéru je spojena jednak se všemi B vstupy prvních čtyř pamětí a navíc je spojena s D vstupem páté paměti, kdežto sedmá vstupní špička dekodéru je propojena jednak se všemi F vstupy prvních čtyř pamětí a navíc je spojena β B vstupem páté paměti, kdežto osmá vstupní špička dekodéru je spojena jednak se všemi G vstupy prvních čtyř pamětí a navíc je spojena s F vstupem páté paměti, kdežto devátá vstupní špička dekodéru je propo jena jednak se všemi H vstupy prvních čtyř pamětí a navíc je spojena s G vstupem páté pa měti, Zatímco desátá vstupní špička dekodéru je propojena na V vstupy první a třetí paměti, dále na H vstup páté paměti a současně na vstup invertorů, přičemž výstup invertorů je spojen s V vstupy druhé a čtvrtá paměti, zatímco V vstup páté paměti je propojen na zemní potenciál, jsou čtvrté výstupy druhé a první paměti spojeny s prvním výstupem třetího řádu binárně dekadického kódu a to s třináctou výstupní špičkou dekodéru, zatímco zbývající výstup třetí řádu, výstupní špičky čtrnáct až šestnáct jsou propojeny na zemní potenciál, přičemž třetí výstupy první a druhé paměti jsou spojeny s výstupem nultého řádu a to s druhou výstupní špičkou dekodéru, zatímco druhé výstupy první a druhé paměti jsou spojeny s výstupem nultého řádu a to s třetí výstupní špičkou dekodéru, zatímco první výstupy první a druhé paměti jsou spojeny s výstupem nultého řádu a to se čtvrtou výstupní špičkou dekodéru, kdežto pro výstup prvního řádu jsou čtvrté výstupy třetí a čtvrté paměti spojeny s pátou výstupní špičkou dekodéru, kdežto třetí výstupy třetí a čtvrté paměti jsou spojeny s šestou výstupní špičkou dekodéru, kdežto druhé výstupy třetí a čtvrté paměti jsou spojeny se sedmou výstupní špičkou dekodéru, kdežto první výstupy třetí a čtvrté paměti jsou spojeny s osmou výstupní špičkou Hékódéru, zatímco pro výstup druhého řádu je čtvrtý výstup páté paměti spojen s devátou výstupní špičkou dekodéru, zatímco třetí výstup páté paměti je spojen s desátou výstupní špičkou dekodéru, přičemž druhý výstup páté paměti·je spojen s jedenáctou výstupní špičkou dekodéru, zatímco první výstup páté paměti je spojen s dvanáctou výstupní špičkou dekodéru.
V takto zapojeném dekodéru je využito shody mezi nultým řádem binární adresy a prvním výstupem nultého dekadického řádu. Na takto získaném výstupu pevných pamětí dekodujících nultý řád je nahrána informace pro první výstup třetího dekadického řádu.Eři dekódování e
213 107 prvního a druhého dekadického řádu je využita jejich dělitelnost dvěma, respektive čtyřma, t která vede k zmenšení nultého počtu adresových vstupů dekódujících pevných pamětí při současném zkrácení cyklu obsahů v nich uložených. Tím dochází k úspoře pouzder pevných polovodičových pamětí při současném zachování krátké doby převodu kódů, který se rovná vybavovaní době paměti PROM.
Na přiloženém výkresu je znázorněn příklad zapojení dekodéru binárního kódu na binárně dekadický kód. V tabulkové příloze je potom uveden vypiš obsahu na prvních 32 adresáoh paměti zúčastněných pro převod prvních 512 binárních čísel do binárně dekadického kódu·
Zapojení dekodéru binárního kódu na binárně dekadický kód sestává z pěti paměti 100. 222» 222» 400, 222 typu PR0M organizace 256 x 4 a jednoho inventoru 69Ο · Spočívá v tom , že první vstupní špička 1 dekodéru je spojena na první výstup nultého řádu a to na první výstupní špičku 20 .Druhá vstupní špička 2 dekodéru je propojena se všemi A vstupy 101 221» 221» 121 prvních čtyř pamětí 100, 200, 300, 400 , Třetí vst&pní špička 2 dekodéru je propojena jednak se všemi B vstupy 102, 202, 302, 402 prvních čtyř pamětí 100, 200, 300 400 a navíc je spojena a A vstupem 501 páté paměti {500 · Čtvrtá vstupní špička 4 dekodéru je propojena jednak se všemi C vstupy 103. 203, 303» 403 prvních čtyř pamětí 100. 200, 300, 400 a navíc je spojena s B vstupem 502 páté paměti 500. Páté vstupní špička g dekodéru je spojena se všemi D vstupy 104» 204, 304» 404 prvních čtyř pamětí 100« 200» 300 »
400 a navíc je spojena s C vstupem 503 páté paměti {500· Šesté vstupní špička 6 dekóóéru je spojena jednak se všemi E vstupy 105« 205. 30g« 405 prvních čtyř pamětí 100. 200» 300«
400 a navíc je spojena s D vstupem 5;04 páté paměti 500 · Sedmá vstupní špička J dekodéru je spojena jednak se všemi I* vstupy 106, 206, 306, 406vprvních čtyř pamětí 100» 200, 300^, 400 a navíc je spojena s E vstupem 505 páté paměti 500 · Osmé vstupní špička 8 dekodéru je spojena jednak ee všemi G vstupy 107, 207, 307» 422 prvních čtyř pamětí 100. 200, 300»
400 a navíc je spojena s P vstupem 506 páté paměti 500. Deváté vstupní špička 2 dekodéru je spojena jednak se všemi H vstupy 108» 208» 308. 408 prvních čtyř pamětí 100.200. 300^.
400 a navíc je spojena s G vstupem 507 páté paměti 500. Desátá vstupní špička 10 dekodéru je spojena s V vstupy 109, 309 první a třetí paměti 100» 222 a dále s H vstupem 508 páté paměti 500 a současně se vstupem 601 invertoru 6Op , Výstup 602 invertoru 600 je spojen s V vstupy 209, 4£2 druhé a čtvrté paměti 200, 400 » V vstup 222 páté paměti 222 4® proýoa jen na zemní potenciál. Čtvrté výstupy 122» 25Ό první a druhé paměti 100, 200 jsou spojeny s prvním výstupem třetího řádu binárně dekadického kódu a to s třináctou výstupní špičkou 22.» zatímco zbývající výstupy třetího řádu, tj.výstupní čtrnáctá až šestnáotá špička . 21, 52, 23 jsou propojeny na zemní potenolál.Třetí výstupy 121, 221 první a druhé paměti 100, 200 jsou spojeny s druhým výstupem nultého řádu binárně dekadiokáho kódu a to s druhou výstupní špičkou 21 dekodéru, Druhé výstupy 122, 222 první a druhá paměti 100, 200 jsou spojeny s třetím výstupem nultého řádu a to se třetí výstupní špičkou 22 dekodéru . První výstupy 123, 222 první a druhé paměti 102, 222 Jsou spojeny se čtvrtým výstupem nultého řádu a to se čtvrtou výstupní špičkou 2£ dekodéru· Výstup prvního řádu binárně dekadického kódu je připojen z výstupů třetí a čtvrté paměti 300, 400 · Čtvrtá výstupy 3?Q 430 třetí a čtvrté paměti 3Q0. 400 jsou spojeny s prvním výstupem prvního řádu a to s pátou výstupní špičkou 22' dekodéru. Drjihý výstup prvního řádu je tvořen spojením třetíoh výstupů 331, 431 třetí a čtvrté paměti 222» 492 a šestou výstupní špičkou 21 dekodéru ·
Třetí výstup prvního řádu je tvořen spojením druhých výstupů 332, 422* třetí a čtvrté pa- měti 30Q, 400 se eedmou výstupní špičkou 32 dekodéru. Čtvrtý výstup prvního řádu je tvořen spojením prvních výstupů 222» 433 třetí a čtvrté paměti 222» 400 s osmou výstupní špičkou 22 dekodéru, řodobně výstup druhého řádu binárně dekadiokáho kódu je proveden z výstupů páté paměti 222* ?rv»í výstup druhého řádu je tvořen spojením čtvrtého výstupu 540 pátá paměti 500 s devátou výstupní špičkou 40 dekodéru. Druhý výstup druhého řádu je tvořen spojením třetího výstupu 541 páté paměti 500 s desátou výstupní špičkou 41 dekódéru.Třetí výstup druhého řádu je tvořen spojením druhého výstupu 242 páté paměti §00 s jedenáctou výstupní špičkou 42 dekodéru. Konečně čtvrtý výstup druhého řádu je tvořen spojením prvního výstupu 542 Páté paměti 522 8 dvanáctou výstupní špičkou 42 dekodéru.
213 107 činnost dekodéru je charakterizována obsahem v tabulkách první, třetí a páté paměti ,
| pouze pro adresy 1 až 31 · | |||
| Příloha - | tabulka obsahu první paměti 100 pro adresy | 0 až 31 t | |
| Dekadická | adresa Binární adresa HGÍBDCBA | Binární obsah 4 3 2 1 | |
| 0 | 00000000 | 0 0 0 0 | |
| 1 | 00000001 | * | 10 0 0 |
| 2 | 00000010 | 0 10 0 | |
| 3 | 00000011 | 110 0 | |
| 4 | 00000100 | 0 0 10 | |
| 5 | 00000101 | 0 0 0 0 | |
| 6 | 00000110 | 10 0 0 | |
| 7 | 00000 111 | 0 10 0 | |
| β | 00001000 | 110 0 | |
| 9 | 00001001 | 0 0 10 | |
| 10 | 00001010 | 0 0 0 0 | |
| 11 | 00001011 | 10 0 0 | |
| 12 | 00001100 | 0 10 0 | |
| 13 | 00001101 | 110 0 | |
| 14 | 00001110 | 0 0 10 | |
| 15 | 00001111 | 0 0 0 0 | |
| 16 | 00010000 | 10 0 0 | |
| 17 | 00010001 | 0 10 0 | |
| 18 | Ó 0 01 0 01 0 | 110 0 | |
| 19 | 00010011 | 0 0 10 | |
| 20 | 00010100 | 0 0 0 0 | |
| 21 | 00010101 | 10 0 0 | |
| 22 | 00010110 | 0 10 0 | |
| 23 | 00010111 | 110 0 | |
| 24 | 00011000 | 0 0 10 | |
| 25 | 00011001 | 0 0 0 0 | |
| 26 | 00011010 | 10 0 0 | |
| 27 | 00011011 | 10 0 0 | |
| 28 | 00011100 | 110 0 | |
| 29 | 00011101 | 0 0 10 | |
| 30 | 00011110 | 0 0 0 0 | |
| 31 | 00011111 | 10 0 0 | |
| Příloha - | tabulka obsahu třetí paměti 300 pro adresy | 0 až 31 » | |
| Dekadická | adresa Binární adresa HGÍBDCBA | Binární obsah 4 3 2 1 | |
| 0 | 00000000 | 0 0 0 0 | |
| 1 | 00000001 | 0 0 0 0 | |
| 2 | 00000010 | 0 0 0 0 | |
| 3 | 00000011 | 0 0 0 0 | |
| 4 | 00000100 | 0 0 0 0 | |
| 5 | 00000101 | 10 0 0 | |
| 6 | 00000110 | 10 0 0 | |
| 7 | 00 0 00111 | 10 0 0 | |
| 8 | 00001000 | 10 0 0 | |
| 9 | 00 0 01001 | 10 0 0 | |
| 10 | 00001010 | 0 10 0 | |
| 11 | 00001011 | 0 10 0 | |
| 12 | 00001100 | 0 10 0 |
| adresa | Binární adresa | Binární | obsadí | |
| H | en DCB A | 4 3 2 | 1 | |
| 0 | 0 0 0 1 1 0 1 | 0 10 | 0 | |
| 0 | 0 0 0 1 1 1 0 | 0 10 | 0 | |
| 0 | 0 0 0 1 1 1 1 | 110 | 0 | |
| 0 | 0 0 1 0 0 0 0 | 110 | 0 | |
| 0 | 0 0 1 0 0 0 1 | 110 | 0 | |
| 0 | 0 0 1 0 0 1 0 | 110 | 0 | |
| 0 | 0 0 1 0 0 1 1 | 110 | n | |
| u | υ u χ V X U 1 | U V X | U | |
| 0 | 0 0 10 110 | 0 0 1 | 0 | |
| 0 | 0 0 10 111 | 0 0 1 | 0 | |
| 0 | 0 0 1 1 0 0 0 | 0 0 1 | 0 | |
| 0 | 0011001 | 10 1 | 0 | |
| 0 | 0 0 110 10 | 10 1 | 0 | |
| 0 | 0 0 110 11 | 10 1 | 0 | |
| 0 | 0 0 1110 0 | 10 1 | 0 | |
| 0 | 0 0 1110 1 | 10 1 | 0 | |
| 0 | 0 0 11110 | 0 11 | 0 | |
| 0 | 0 0 11111 | 0 11 | 0 |
tabulka obsahu páté paměti 500 pro adresy 0 až 31 « adresa Binární adresa
HOFBDCBA
00000000 00000001 00000010 00000011 0000010 0 00000101 00000110 00000111 00001000 00001001 00001010 0 0 001011 00001100 00001101 00001110 00001111 000 1 0000 00010001 000 1 0010 00010011 0 0 0 1 0 1 0 0 000101 01 00010110
0001011 1 . 00 0 11000 00011001 00011010 0 0 0 1 1 0 1 1 00011100
Binární obsah 4 3 2 1
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0
0 0
0 0
0 0
213 107
| Dekadická adresa | Binární adresa | Binární obsah |
| HGFBDCBA | 4 3 2 1 | |
| 29 | 00011101 | 10 0 0 |
| 30 | 0001 1110 | 10 0 0 |
| 31 | 00011111 | 10 0 0 |
Podle výstupního binárního čísla se rozhodne 10. binárním řádem, které z pamětí budou vybrány. Do čísla 511 to budou paměti 100 a 300 nad 511 paměti 200 a 400. Protože první vvstvn yiii+Zbri řádu binárně dekadického kódu odpovídá nultému řádu binárního kódu je první vyemp 20 dekodéru přímo spojen s první vstupní špičkou 1 dekodéru. Tím vzniká út.ť - jednoho výstupu z paměti 100 a 200 dekódující nultý řád binárně dekadického kódu a je z něj přiveden pivní výstup třetího řádu binárně dekadického kódu a to z výstupů 150 a 250 prvních paměti 100 a 200 na třináctou výstupní špičku gO. Třetí a čtvrtá paměť 300_ a 400 slouží k dekódování prvního řádu binárně dekadického kódu. Protože první řád binárně dekadického kódu desítky se mění po 10 adresách, lze cyklus obsahů vydělit dvěma a adresaci zkrátit o první řád. Obsah se na výstupech třetí a čtvrté paměti 300 a 400 bude měnit po pěti adresách. Obdobně pátá paměť 500 určená k dekódování druhého řádu binárně dekadického kódu lze adresovat zkráceně o první dva řády binárního kódu s tím, že její obsah se bude měnit po 25 adresách. To odpovídá 100 adresám ve skutečném binárním kódu přiváděném na dekodér.
Popsané zapojení dekodéru binárního kódu na binárně dekadický kód se využívá pro dekódování adresy u programovače pevnýchreprogramovatelných pamětí a v zařízení pro výpis obsahů pevných polovodičových pamětí. Lze jej použít všude tam, kde je potřeba převodu binárního kódu na binárně dekadický při vysoké rychlosti převodu, definované vybavovaoí dobou použité paměti a pevným obsahem.
Claims (1)
- Zapojení dekodéru binárního kódu na binárně dekadický kód, sestávající z pěti pamětí typu PROM organizace 256 x 4 a jednoho invertoru, vyznačeného tím, že první výstupní špička ( 1 ) dekodéru je spojena na první výstup nultého řádu binárně dekadického kódu a to na první výstupní špičku ( 20 ) , zatímco druhá špička ( 2 ) dekodéru je propojena se všemi A vstupy ( 101, 201, 301, 401 ) prvních čtyř pamětí ( 100, 200, 300, 400 ) .zatímco třetí vstupní špička ( 3 ) dekodéru je propojena jednak se všemi B vstupy ( 102, 202, 302, 402 ) prvních čtyř pamětí ( 100, 200, 300, 400 ) a navíc je spojena s A vstupem ( 501 ) páté paměti ( 500 ) , přičemž čtvrtá vstupní špička ( 4 ) dekodéru je propojena jednak se všemi C vstupy ( 103, 203, 303, 403 ) prvních čtyř pamětí ( 100, 200, 300, 400 ) a navíc je spojena s B vstupem ( 502 ) páté paměti ( 50C ) , kdežto pátá vstupní špička (5 ) de kodéru je propojena se všemi D vstupy ( 104, 204, 304, 404 ) prvních čtyř pamětí ( 100,200, 300, 400 ) a navíc je spojena s C vstupem ( 503 ) páté paměti ( 500 ) , kdežto šestá vstupní špička ( 6 ) dekodéru je propojena jednak se všemi E vstupy ( 105, 205, 305, 405 ) prvních čtyř pamětí ( 100, 200, 300, 400 ) a navíc je spojena s D vsstupem ( 504 ) páté paměti ( 500 ) , kdežto sedmá vstupní špička ( 7 ) dekodéru je propojena jednak se všemi F vstupy ( 106, 206, 306, 406 ) prvních čtyř pamětí ( 100, 200, 300, 400 ) a navíc je spojena s E vstupem ( 505 ) páté paměti ( 500 ) , kdežto osmá vstupní špička ( 8 ) dekodéru je propojena jednak se všemi G vstupy ( 107, 207, 307, 407 ) prvních čtyř pamětí ( 100, 200, 300, 400 ) a navíc je spojena s F vstupem ( 506 ) páté paměti ( 500 ), kdežto devátá vstupní špička ( 9 ) dekodéru je propojena jednak se všemi H vstupy ( 108, 208, 308, 408 ) prvních čtyř pamětí ( 100, 200, 300, 400 ) a navíc je spojena s G vstupem ( 507 ) páté paměti ( 500 ) , zatímco desátá vstupní špička ( 10 ) dekodéru je propojena na V vstupy ( 109, 309) první a třetí paměti ( 100, 300 ) a dále na H vstup ( 508 ) páté paměti ( 500 ) a současně na vstup ( 601 ) invertoru ( 600 ) . přičemž výstup ( 602 ) je spojen s V vstupy ( 209, 409) druhé a čtvrté paměti ( 200,400 ) , zatímco V vstup ( 509 ) páté paměti ( 500 ) je propo jen na zemní potenciál, jsou čtvrté výstupy ( 150, 250 ) první a druhé paměti ( 100, 200 ) spojeny s výstupem třetího řádu binárně dekadického kódu a to s třináctou výstupní špičkou213 107 ( 50 ) dekodéru, zatímco zbývající výstupy třetího řádu binárně dekadického kódu, tj.výstupní čtrnáctá až šestnáctá špička ( 51, 52, 53 ) jsou propojeny na zemní potenciál, přičemž třetí výstupy ( 121, 221 ) první a druhé paměti ( 100, 200 ) jsou spojeny s výstupem nultého řádu a to s druhou výstupní špičkou ( 21 )dekódéru, zatímco druhé výstupy ( 122 , 222 ) první a druhé paměti ( 100, 200 ) jsou spojeny s výstupem nultého řádu a to s třetí výstupní špičkou ( 22 ) dekodéru, zatímco první výstupy ( 123, 223, ) první a druhé paměti ( 100, 200 ) jsou spojeny s výstupem nultého řádu a to se čtvrtou výstupní špičkou ( 23 ) dekodéru, kdežto pro výstup prvního řádu binárně dekadického kódu jsou čtvrté výstupy ( 330, 430 ) třetí a čtvrté paměti ( 300, 400 ) spojeny s pátou výstupní špičkou ( 30 ) dekodéru, kdežto třetí výstupy ( 331, 431 ) třetí a čtvrté paměti ( 300, 400 )jsou spojeny s šestou výstupní špičkou ( 31 ) dekodéru, kdežto druhé výstupy ( 332,432 .) třetí a čtvrté paměti ( 300, 400 ) jsou spojeny se sedmou výstupní špičkou ( 32 ) dekodéru, kdežto první výstupy ( 333, 433 ) třetí a čtvrté paměti ( 300, 400 ) jsou spojeny s osmou výstupní špičkou ( 33 ) dekodéru, zatímco pro výstup druhého řádu binárně dekadického kódu je čtvrtý výstup ( 540 ) páté paměti ( 500 ) spojen s devátou výstupní špičkou ( 40 ) dekodéru, zatímco třetí výstup ( 541 ) páté paměti ( 500 ) je spojen s desátou výstupní špičkou ( 41 ) dekodéru, přičemž druhý výstup ( 542 ) páté paměti ( 500 ) je spojen s jedenáctou výstupní špičkou ( 42 ) dekodéru, zatímco první výstup ( 543 ) páté paměti (500) je spojen s dvanáctou výstupní špičkou ( 43 ) dekodéru.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS663780A CS213107B1 (cs) | 1980-10-01 | 1980-10-01 | Zapojení dekodéru binárního kódu na binárně dekadický kód |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS663780A CS213107B1 (cs) | 1980-10-01 | 1980-10-01 | Zapojení dekodéru binárního kódu na binárně dekadický kód |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS213107B1 true CS213107B1 (cs) | 1982-03-26 |
Family
ID=5413886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS663780A CS213107B1 (cs) | 1980-10-01 | 1980-10-01 | Zapojení dekodéru binárního kódu na binárně dekadický kód |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS213107B1 (cs) |
-
1980
- 1980-10-01 CS CS663780A patent/CS213107B1/cs unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5198814A (en) | Digital-to-analog converter with conversion error compensation | |
| US5136588A (en) | Interleaving method and apparatus | |
| US4095283A (en) | First in-first out memory array containing special bits for replacement addressing | |
| US5235538A (en) | Semiconductor operation device with memory for storing operation codes connected from coefficients prior to performing an operation on an input signal | |
| CS213107B1 (cs) | Zapojení dekodéru binárního kódu na binárně dekadický kód | |
| US3524976A (en) | Binary coded decimal to binary conversion | |
| DE3750717D1 (de) | Sukzessives Approximations-Register. | |
| EP0661820B1 (en) | Parallel-to-serial data conversion circuit | |
| JPS6221293B2 (cs) | ||
| EP0858163B1 (en) | Pulse width modulation operation circuit | |
| US4430643A (en) | Binary-coded-decimal to binary converter | |
| US4544916A (en) | Digital code translator | |
| KR0170720B1 (ko) | 디지탈/아날로그 변환기 인터페이스 장치 | |
| US4719592A (en) | Sequence generator | |
| JPH0426563B2 (cs) | ||
| US5274775A (en) | Process control apparatus for executing program instructions | |
| KR940005450Y1 (ko) | 디지탈 비교기 | |
| US4376275A (en) | Very fast BCD-to-binary converter | |
| US3824589A (en) | Complementary offset binary converter | |
| JPH0997165A (ja) | ２進化１０進数の純２進数変換回路及び純２進数の２進化１０進数変換回路 | |
| US5696886A (en) | Data replacement system using high-speed clock for initialization | |
| RU1803974C (ru) | Счетчик импульсов в Р-кодах Фибоначчи | |
| JPS5673925A (en) | Storage device for linear error | |
| JPS5758280A (en) | Method for making memory address | |
| KR940009823B1 (ko) | 컴퓨터 시스템의 어드레스 확장로직 |