CS211997B1

CS211997B1 - Connection for the specific interval generator

Info

Publication number: CS211997B1
Application number: CS822380A
Authority: CS
Inventors: Jiri Kozumplik
Original assignee: Jiri Kozumplik
Priority date: 1980-11-27
Filing date: 1980-11-27
Publication date: 1982-02-26

Description

Vynález se týká zapojení generátoru měrného intervalu, zejména pro měřiče kmitočtu nebo periody.The invention relates to the connection of a specific interval generator, in particular for frequency or period meters.

Dosud známá zapojení generátorů měrného intervalu měřičů kmitočtu nebo periody děli normálový kmitočet z časové základny nebo neznámý kmitočet dvěma tak, aby na výstupu obvodu byl časový interval, odpovídající celé periodě normálového kmitočtu nebo neznámého měřeného/kmitočtu. Tímto impulsem je ovládáno hradlo, které umožní načítat do měřícího čítače neznámý kmitočet v případě měření kmitočtu, nebo normálový kmitočet v případě měření periody. Pro operace s naměřeným údajem, jako je přesun do paměti, dekódování, zobrazení a podobně, je využívána druhá perioda, která dělením dvěma automaticky vznikne. Tento časový interval je však pro zmíněné operace zbytečně dlouhý a zvláště citelně se tato skutečnost projeví při měření nízkých kmitočtů, kdy měrný a tím i vyhodnocovací interval je například 10 sec a více.Previously known wiring intervals of frequency or frequency meter generators divide the normal frequency from the time base or the unknown frequency by two so that at the output of the circuit there is a time interval corresponding to the whole period of the normal frequency or the unknown measured / frequency. This pulse is used to control the gate that allows the meter to read an unknown frequency in the case of frequency measurement, or a normal frequency in the case of period measurement. For operations with measured data such as memory transfer, decoding, display and the like, a second period is used, which is automatically generated by dividing by two. However, this time interval is unnecessarily long for the above operations, and this is particularly noticeable in low frequency measurements, where the specific and thus the evaluation interval is, for example, 10 seconds or more.

Uvedený nedostatek odstraňuje zapojení generátoru měrného intervalu, zejména pro měřiče kmitočtu a periody, tvořené kombinací odporu, hradel a klopných obvodů, podle vynálezu, jehož podstatou je, že jeho vstupní svorka je připojena na vstup prvního hradla a na vstup invertoru, jehož výstup je připojen na vstup druhého hradla, přičemž výstupy hradel jsou připojeny přes odpor na napájecí zdroj a na vstup prvního klopného obvodu zapojeného jako dělič dvěma, jehož výstup je připojen na vstup druhého klopného obvodu, který je také zapojen jako dělič dvěma a na výstupní svorku zapojení, přičemž výstup druhého klopného obvodu je připojen na vstup druhého hradla a invertující výstup téhož klopného obvodu na vstup prvního hradla.This drawback eliminates the wiring of a specific interval generator, especially for frequency and period meters consisting of a combination of resistors, gates, and flip-flops, according to the invention, whose input terminal is connected to the first gate input and the inverter input whose output is connected to the second gate input, the gate outputs being connected via a resistor to the power supply and to the input of the first flip-flop connected as a divider two, the output of which is connected to the input of the second flip-flop which is also connected as a divider the output of the second flip-flop is connected to the input of the second gate and inverts the output of the same flip-flop to the input of the first gate.

Technický pokrok daný vynálezem se vyznačuje vyššími účinky technickoekonomickými, které spočívají v tom, že vhodným zapojením stejného počtu obvodů jako v případě klasického řešení lze docílit při zachování přesnosti měření kratší výslednou dobu měření, což je zvláště žádoucí v automatizovaných systémech měření.The technical advances of the present invention are characterized by higher technical-economic effects, which result in a shorter measurement time, which is particularly desirable in automated measurement systems, by suitable wiring of the same number of circuits as in the conventional solution, while maintaining measurement accuracy.

Příkladné provedení podle vynálezu je znázorněno na dvou přiložených výkresech. Na obr. 1 je znázorněno schéma obvodu. Na obr. 2 jsou ukázány, napěťové průběhy v uzlových bodech zapojení.An exemplary embodiment of the invention is shown in the two accompanying drawings. FIG. 1 shows a circuit diagram. Fig. 2 shows the voltage waveforms at the node connection points.

Na vstupní svorku I generátoru měrného intervalu je připojen vstup 22 hradla 2 a přes invertor 1 vstup 31 hradla 3. Výstupy obou hradel 2 a 3 jsou přes odpor 4 připoje211997 ny na napájecí zdroj 5. Společný bod odporu 4 a výstupů hradel 2, 3 je připojen na hodinový vstup 81 prvního klopného obvodu 8, zapojeného v režimu děliče dvěma. Výstup 63 je připojen na hodinový vstup 71 druhého klopného obvodu 7 a na výstupní svorku 0 generátoru měrného intervalu. Druhý klopný obvod 7 je opět zapojen jako dělič dvěma. Přímý výstup 72 je připojen na vstup 32 hradla 3 a invertující výstup 73 na vstup 21 hradla 2.Gate input 2 of gate 2 is connected to input terminal I of gate 2, and gate 31 is connected through inverter 1. Outputs of both gate 2 and 3 are connected via power resistor 4 to power supply 5. Common resistance point 4 and gate outputs 2, 3 is connected to the clock input 81 of the first flip-flop 8 connected in divider mode by two. The output 63 is connected to the clock input 71 of the second flip-flop 7 and to the output terminal 0 of the measurement interval generator. The second flip-flop 7 is again connected as a divider by two. Direct output 72 is connected to gate 32 input 32 and inverting output 73 to gate 21 input 21.

Funkci generátoru měrného, intervalu je iiiožné pomocí časového diagramu na obr. 2 popsat takto: Předpokládejme výchozí stav, kdy na vstupní svorce I je stav H, na výstupu 63 prvního klopného obvodu 6 stav H a na výstupu 73 druhého klopného obvodu 7 taktéž stav H. Na vstupech 21, 22 hradla 2 je úroveň H, na výstupu tedy L.Assume the initial state when the input terminal I is H, the output 63 of the first flip-flop 6 is the H-state, and the output 73 of the second flip-flop 7 is also the H-state. At the inputs 21, 22 of the gate 2 is level H, at the output is L.

Z nejbližší sestupné hrany vstupního sig-. nálu je na výstupu hradla 2 odvozena náběžná hrana a tato překlopí první klopný obvod 6 do stavu, kdy na výstupu 63 je úroveň L. Následující sestupnou hranou vstupního signálu je první klopný obvod 6 uveden do výchozího stavu. Touto náběžnou hranou je druhý klopný obvod 7 překlopen tak, že pro vstupní signál je přes invertor 1 otevřeno druhé hradlo 3. Na výstupu tohoto hradla se obnoví stav L. Z nejbližší náběžné hrany vstupního signálu se na výstupu druhého hradla 3 odvodí náběžná hrana, která překlopí první klopný obvod 6 do stavu, kdy výstup 63 má úroveň L. Další náběžná hrana vstupního signálu vrátí tento klopný obvod do výchozího stavu a tím opět překlopí druhý klopný obvod 7, který přepne ovládání prvního klopného obvodu 6 přes první hradlo 2. To znamená, že první klopný obvod 6 bude opět ovládán sestupnými hranami vstupního signálu.From the nearest falling edge of the input sig-. At the output of the gate 2, a leading edge is derived and this tilts the first flip-flop 6 to a state where the output 63 is level L. Following the falling edge of the input signal, the first flip-flop 6 is reset. By this rising edge, the second flip-flop 7 is flipped so that the second gate 3 is opened through the inverter 1 for the input signal. At the output of this gate, the state L is restored. flips the first flip-flop 6 to a state where the output 63 is level L. The next leading edge of the input signal returns this flip-flop to its initial state, and again flips the second flip-flop 7, which switches control of the first flip-flop 6 over the first gate. that the first flip-flop 6 will again be controlled by the falling edges of the input signal.

První klopný obvod 6 tedy slouží jako generátor měrného intervalu, který je přesně roven jedné periodě vstupního impulsního průběhu a je definován úrovní L. V polovině periody definované úrovní H jsou prováděny operace s naměřenou hodnotou.Thus, the first flip-flop 6 serves as a specific interval generator that is exactly equal to one period of the input pulse waveform and is defined by level L. Half-time period defined by level H, the measured value operations are performed.

Druhý klopný obvod 7 slouží jako přepínač ovládacích hradel 2 a 3. Přes první hradlo 2 je první klopný obvod 6 ovládán sestupnými hranami vstupního signálu, přes druhé hradlo 3 potom náběžnými hranami.The second flip-flop 7 serves as a switch of the control gates 2 and 3. Through the first flip-flop 2, the first flip-flop 6 is controlled by the falling edges of the input signal, through the second gate 3 by the rising edges.

Předmět vynálezu je zejména využitelný v konstrukci řídících obvodů měřičů kmitočtu, periody a podobně. Je však využitelný i všude tam, kde je třeba ze vstupního impulsního průběhu odvodit průběh, kdy po n-násobku periody je na výstupu úroveň L^řa po m-násobku poloviny perioďy úroveň H nebo opačně. Pro tento případ je možné druhý obvod nahradit děličem, který zajistí požadované dělící poměry n a m.The present invention is particularly useful in the design of control circuits of frequency meters, periods and the like. However, it is also applicable wherever it is necessary during the input pulse waveform to derive, where after N times the period of the output is ^of L level, and after m-fold half period of H level or vice versa. In this case, the second circuit can be replaced by a divider that provides the required dividing ratios per m.

Claims

SUBJECT

Connection of a specific interval generator, especially for frequency and period meters, formed by a combination of resistance, gates and flip-flops, characterized in that its input terminal (I) is connected to the input (22) of the first gate (.2) and to the inverter (1) ), the output of which is connected to the input (31) of the second gate (3), the gate outputs (2, 3) being connected via a resistor (4) to the power supply (5) and to the input (61) of the first

BACKGROUND OF THE INVENTION a flip-flop (6) connected as a divider two, the output (63) of which is connected to an input (71) of a second flip-flop (7), also connected as a divider of two and an output terminal (0) ) of the second flip-flop (7) is connected to the input (32) of the second gate (3) and the output (73) of the same flip-flop (7) and the input (21) of the first gate (2).

2 drawings