CS211667B1

CS211667B1 - Circuitry for synchronous drive group control

Info

Publication number: CS211667B1
Application number: CS130480A
Authority: CS
Inventors: Petr Soldat; Jiri Badal
Original assignee: Petr Soldat; Jiri Badal
Priority date: 1980-02-26
Filing date: 1980-02-26
Publication date: 1982-02-26

Description

Předmět vynálezu se týká zapojení obvodu pro synchronní řízeni skupin pohonů s volitelným omezením maximálního počtu otáček a maximální hodnoty zrychlení.The present invention relates to a circuit for synchronous control of a plurality of drive groups with an optional maximum speed limit and maximum acceleration value.

Ve značném množství technologických procesů se požaduje synchronní chod většího počtu pohonů s volitelným omezením maximálního počtu otáček a maximální hodnoty zrychlení, kde musí být zaručena dlouhodobá teplotní stabilita při vysokých požadavcích na přesnost souběhu. Dále existuje řada pohonů, u kterých se požadují extrémně dlouhé doby rozběhu tj. malé zrychlení, případně i s možností dlouhodobé prodlevy na kontrastních otáčkách. Tato úloha se dosud řeší analogovými omezovači amplitudy a zrychlení.In a large number of technological processes, synchronous operation of a large number of drives is required, with the option of limiting the maximum speed and maximum acceleration value, where long-term temperature stability must be guaranteed with high requirements for concurrence accuracy. Furthermore, there are a number of drives that require extremely long acceleration times, ie low acceleration, possibly with the possibility of a long delay at contrast speed. This problem has been solved by analogue amplitude and acceleration limiters.

Při tomto řešení je problém zajistit přesnost souběhu při malých zrychleních, kdy v důsledku chyb integrátorů v omezovačích zrychlení dochází k nepřípustným rozdílům v otáčkách pohonů a tím k narušení technologického procesu. Kromě toho přesné a ve větším počtu pohonů reprodukovatelně nastavení omezení hodnoty zrychlení a počtu maximálních otáček v řadě přepínatelných stupňů je v rámci analogové techniky těžko splnitelné. Rovněž realizace analogových přepínačů je složité, chceme-li se vyhnout kontaktním přepínačům s malou spolehlivostí.In this solution, it is a problem to ensure concurrency accuracy at low accelerations, where, due to integrator errors in the acceleration limiters, unacceptable differences in drive speeds occur and thereby disrupt the technological process. In addition, the precise and, in a number of drives, reproducible setting of the acceleration value limit and the number of maximum revolutions in a series of switchable stages is difficult to achieve in analog technology. Also, the realization of analog switches is difficult to avoid contact switches with low reliability.

Popsané nedostatky řeší zapojení obvodu pro synchronní řízení skupin pohonů podle vynálezu, jehož postata spočívá v tom, že první a druhý vstup bloku řízení čítače je spojen s výstupem bloku generujícího vstupní frekvenci a její znaménkový člen. Výstupy bloku řízení čítače jsou spojeny se vstupy reverzačního čítače, jehož jednotlivé bitové výstupy jsou spojeny jednak se vstupy paralelního komparátoru, jednak se vstupy digitální násobičky, j®jíž další vstup je spojen s výstupem generátoru hodinové frekvence a jejíž výstup je spojen s třetím vstupem bloku řízení čítače, jehož čtvrtý vstup je spojen 3 výstupem 211667 paralelního komparátoru, jehož další vstup je spojen s výstupem bloku zadávání maximální výstupní frekvence. Pátý vstup bloku řízení čítače je spojen s výstupem bloku nastavitelného dělení jehož první vstup je spojen s výstupem generátoru hodinové frekvence a jehož druhý vstup je spojen s výstupem bloku zadávání rychlosti změny výstupní frekvence.The described drawbacks solve the circuitry of the synchronous control of the drive group according to the invention, the principle being that the first and second inputs of the counter control block are connected to the output of the block generating the input frequency and its sign element. The outputs of the counter control block are connected to the inputs of a reversing counter whose individual bit outputs are connected both to the inputs of the parallel comparator and to the inputs of the digital multiplier, the other input is connected to the clock generator output and whose output is connected to the third input of the block counter control, the fourth input of which is connected by 3 parallel comparator output 211667, the other input of which is connected to the output of the maximum output frequency input block. The fifth input of the counter control block is coupled to the output of the adjustable division block whose first input is coupled to the output of the clock frequency generator and whose second input is coupled to the output of the output frequency change block input.

Zapojeni obvodu pro synchronní řízení skupin pohonů podle vynálezu umožňuje reprodukovatelné nastavení omezení hodnoty zrychlení a maximálního počtu otáček a dále synchronizaci chodu většího počtu pohonů s absolutní přesností. Přitom užitím degenerovaného sériového kódu, kde mSronosnou složkou je střední hodnota počtu pulsů podposloupností vybraných z posloupnosti hodinových pulsů, se zužuje šíře toku informací, což umožňuje jednoduchou realizaci obvodu.The connection of the synchronous control circuit of the actuator groups according to the invention allows reproducible adjustment of the acceleration value and maximum speed limit and further synchronization of the operation of a plurality of actuators with absolute accuracy. In doing so, by using a degenerate serial code, where the m-component is the mean value of the number of pulses of the sub-sequences selected from the clock sequence, the width of the information stream is narrowed, allowing a simple realization of the circuit.

Na přiloženém výkresu je znázorněno blokové schéma zapojení obvodu pro synchronní řízení skupin pohonů podle vynálezu. První a druhý vstup bloku 1 řízení čítače je spojen s výstupem bloku £ generujícího vstupní frekvenci a její znaménkový člen. Výstupy bloku X řízení čítače jsou spojeny se vstupy reverzačního čítače J, jehož jednotlivé bitové výstupy jsou spojeny jednak se vstupy paralelního komparátoru £, jednak se vstupy digitální násobičky £, jejíž další vstup je spojen s výstupem generátoru 6 hodinové frekvence a jejíž výstup je spojen s třetím vstupem bloku 1 řízení čítače, jehož čtvrtý vstup je spojen s vý stupem paralelního komparátoru £.The attached drawing shows a block diagram of a circuit for synchronous control of drive groups according to the invention. The first and second inputs of the counter control block 1 are coupled to the output of the block 8 generating the input frequency and its sign element. The outputs of the counter control block X are connected to the inputs of the reversing counter J, whose individual bit outputs are connected both to the inputs of the parallel comparator 8 and to the inputs of the digital multiplier £, the other input of which is connected to the output of the 6-clock generator. the third input of the counter control block 1, the fourth input of which is connected to the output of the parallel comparator 6.

Další vstup paralelního komparátoru £ je spojen s výstupem bloku £ zadáváni maximální výstupní frekvence. Pátý vstup bloku χ řízení čítače je spojen s výstupem bloku 8 nasta vitelného dělení, jehož první vstup je spojen s výstupem generátoru £ hodinové frekvence a jehož druhý vstup je spojen s výstupem bloku £ zadávání rychlosti změny výstupní frekven ce.The other input of the parallel comparator 8 is coupled to the output of the maximum output frequency input block £. The fifth input of the counter control block χ is connected to the output of the adjustable division block 8, the first input of which is connected to the output of the clock frequency generator 8 and the second input of which is connected to the output of the input frequency change block.

Funkce popsaného obvodu dle vynálezu je následující.The function of the described circuit according to the invention is as follows.

Na první vstup bloku X řízení čítače je přivedena vstupní frekvence f_vgt úměrná žádané hodnotě otáček a na druhý vstup je přiveden znaménkový člen Sg_vst její hodnoty. Na třetí vstup bloku X řízení čítače je přivedena výstupní frekvence f_vý_at z výstupu digitální násobičky £. Výstupní a vstupní frekvence jsou v bloku χ řízení čítače navzájem odečítány a z rozdílu f_vst - f_vý_st d^e vyhodnoceno jeho znaménko a po srovnání s žádaným znaménkem Sg_vat vstupní frekvence je řízena na výstupu bloku X řízení čítače frekvence určená pro zvyšování nebo snižování obsahu reverzačního čítače J.An input frequency f _vgt proportional to the speed setpoint is applied to the first input of the counter control block X, and a sign element Sg is _{input to} its second input. The third input control block X of the counter is fed the output frequency f of _the characterized _at the output of the digital multiplier £. Input and output frequency in block χ control counters are subtracted and the difference f _inp - f _v ý _st ^e d evaluation of its sign, and after a comparison with the desired sign of Sg _vat input frequency is controlled by the output of the block X control frequency counter designed for increasing or decreasing content of the reversing counter J.

Tato frekvence je přivedena z bloku 8 nastavitelného dělení, kde je vytvořena dělením hodinové frekvence f_T číslem, které určuje rychlost změny výstupní frekvence na jeho vstupu. Dále je tato frekvence blokována signálem z výstupu paralelního komparátoru X v okamži ku, kdy obsah reverzačního čítače J dosáhne hodnoty maximální výstupní frekvence. Číslo obsažené v reverzačním čítači J je vedeno jednak do paralelního komparátoru £ jednak do digitální násobičky £, kde je vynásobeno hodinovou frekvenci f^. Na výstupu digitální násobičky £ je pak výstupní frekvence která je v ustáleném stavu shodná se vstupní frekvencí f_vat a je úměrná obsahu reverzačního čítače i, který je rovněž vyveden v paralel ním kódu.This frequency is fed from the adjustable division block 8, where it is generated by dividing the clock frequency f _{T by a} number that determines the rate of change of the output frequency at its input. Further, this frequency is blocked by a signal from the output of the parallel comparator X when the content of the reverse counter J reaches the value of the maximum output frequency. The number contained in the reversing counter J is fed to the parallel comparator 6 and to the digital multiplier 6, where the clock frequency f 1 is multiplied. At the output of the digital multiplier £ is then output frequency which is in the steady state equal to the input frequency f is proportional to the _vat and the content of the counter and reversing, which is also brought into parallel code it.

Při skokové změně vstupní frekvence f„_₊ dojde k nenulovému rozdílu f . - f , _x a vst “ vst vyst podle znaménka tohoto rozdílu se objeví na výstupu bloku X řízení čítače frekvence, která je přivedena na vstup reverzačního čítače J a zvyšuje nebo snižuje jeho obsah, přičemž rychlost této změny je určena dělením hodinové frekvence f_T> v bloku 8 nastavitelného dělení podle nastavení čísla rychlosti změny výstupní frekvence. Tato frekvence je přesně definována výše uvedenými konstantami a proto je ji možno reprodukovatelně nastavit na několika obvodech tohoto provedení. Stejně tak i omezení maximální hodnoty výstupní frekvenceA step change of the input frequency f ₊ _ ₊ results in a non-zero difference f. - f, _x and vst 'vst output according to the sign of this difference appear at the output of the frequency counter control block X, which is applied to the input of the reversing counter J and increases or decreases its content, the rate of change being determined by the clock frequency f _T > in block 8 of the adjustable division according to the setting of the output frequency change rate number. This frequency is precisely defined by the aforementioned constants and therefore can be reproducibly set on several circuits of this embodiment. As well as limiting the maximum value of the output frequency

Claims

SUBJECT MATTER

Circuit group for synchronous control of drive groups consisting of input frequency generating block and its sign member, counter control block, reverse counter, clock frequency generator, parallel comparator, adjustable divider block, digital multiplier, output frequency change block and maximum input block an output frequency characterized in that the first and second inputs of the counter control block (1) are connected to the output of the input frequency block (2) for generating the input frequency and its sign element, the outputs of the counter control block (1) are connected to the reverse counter inputs (3); whose individual bit outputs are connected both to the inputs of the parallel comparator (4) and to the inputs of the digital multiplier (5), whose other input is connected to the output of the clock generator (6) and whose output is connected to the third input of the control block (1) Counters the bore input is connected to the output of the parallel comparator (4), the other input of which is connected to the output of the maximum output frequency input block (7), the fifth input of the counter control block (1) connected to the output of the adjustable partition block (8) the input is connected to the output of the clock frequency generator (6) and the second input of which is connected to the output of the output frequency change block (9).