CS210712B1 - Zapojení binárního čítače s proměnným modulem „A" - Google Patents
Zapojení binárního čítače s proměnným modulem „A" Download PDFInfo
- Publication number
- CS210712B1 CS210712B1 CS795579A CS795579A CS210712B1 CS 210712 B1 CS210712 B1 CS 210712B1 CS 795579 A CS795579 A CS 795579A CS 795579 A CS795579 A CS 795579A CS 210712 B1 CS210712 B1 CS 210712B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- counter
- gate
- nand
- Prior art date
Links
Landscapes
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Podstatou zapojení jsou tři reversibilní čítače propojené navzájem svorkami nastavení a výstupy, každý s logickým komparátorem nuly, přičemž první čítač je spojen ještě s komparátorem jedničky. Výstupy těchto komparátoru jsou propojeny se čtyřmi hradly MAND a třemi hradly END, se dvěma klopnými obvody a dvěma tvarovači.
Description
Vynález se týká zapojení binárního čítače s proměnným modulem A sestávající ze tří reversibilních vratných čítačů zapojených s logickými komparátory v kombinaci s hradly END a NAND.
K dělení kmitočtu proměnným modulem A se používá reversibilních čítačů MH 74 193, které se vyznačují střední hustotou integrace, která přináší výhody v menších rozměrech, vyšší spolehlivosti a návrh čítače s těmito obvody je jednodušší.
Tento typ čítačů je zapojován v kaskádě s využitím výstupů přenosu. V současné době je návrh binárního čítače s proměnným modulem A 1; 1023, omezen maximálním kmitočtem, který lze ještě dělit. Tento kmitočet je 3,3 MHz, a je způsoben zpožděním průchodu signálu přes trojici reversibilních čítačů, které je. běžně 70 ns. Zvýšení maximálního děleného kmitočtu je vždy docíleno složitějším zapojením a větším zpožděním průchodu signálu čítačem.
Tyto dosavadní nevýhody odstraňuje zapojení binárního čítače s proměnným modulem. A podle vynálezu, sestávajícím ze tří reversibilních vratných čítačů, které jsou navzájem propojené svorkami nastavení .a každý svými výstupy spojen s logickým komparátorem nuly, přičemž podstatou zapojení je, že výstupy prvního čítače jsou ještě spojeny s logickým komparátorem jedničky, jehož výstup je spojen s prvním vstupem prvního hradla END výstupem spojeného s druhým vstupem třetího hradla NAND a druhým vstupem s výstupem prvního hradla NAND, jehož vstup je spojen se vstupní svorkou a se svorkami čítání vzad prvního čítače a přes první tvarovač s druhým vstupem klopného obvodu, přičemž výstup prvního logického komparátoru nuly je spojen s prvním vstupem druhého hradla END výstupem spojeného se svorkou čítání vzad druhého čítače a s prvním vstupem druhého hradla NAND, jehož výstup je spojen se svorkou čítáni vzad třetího čítače a jeho druhý vstup s výstupem druhého logického komparátoru nuly a s prvním vstupem třetího hradla END, jehož druhý vstup je spojen s výstupem třetího logického komparátoru nuly a jeho výstup s prvním vstupem třetího hradla NAND, jehož výstup je spojen přes druhý tvarovač se svorkami nastavení čítačů spolu s prvním vstupem klopného obvodu, jehož výstup je spojen s prvním vstupem čtvrtého hradla NAND, jehož výstup je spojen s výstupní svorkou a druhý vstup je spojen s druhými vstupy prvního a druhého hradla NAND, přičemž vstup proměnných modulů je spojen s binárními vstupy nastavení všech tří čítačů.
Hlavní předností zapojení podle vynálezu je značné zvýšení maximálního děleného kmitočtu na 12 Mhz při dělení modulem A 1; 1023 a minimální 8 Ats zpoždění průchodu signálu čítačem, které je ve složitějších pulsních systémech velmi nutné.
Vynález blíže objasní výkres, na kterém je znázorněno blokové schéma zapojeni. Základními prvky binárního čítače jsou tři reversibilní vratné čítače 2» 2, 2 navzájem propojené svorkami L nastavení, binárními vstupy nastavení AO až All spojené se vstupem proměnných modulů A a každý svými výstupy Q je spojen logickým komparátorem nuly 5, 2’ Σ·
Vstupní svorka 2 jo spojena se svorkou CD čítání vzad přes první tvarovač 18 s druhým vstupem klopného obvodu 10 a přes první hradlo 12 NAND s druhými výstupy prvního a druhého hradla 11 a 13 END a čtvrtého hradla 17 NAND.
První čítač 2 je čtveřicí výstupů Q ještě spojen s logickým komparátorem jedničky i_, jehož výstup je spojen s prvním vstupem prvního hradla 11 END, jehož výstup je spojen s druhým vstupem třetího hradla 16 NAND.
Výstup prvního logického komparátoru 5 nuly je spojen s prvním vstupem druhého hradla 13 END, jehož výstup je spojen jednak se svorkou CD čítání vzad druhého čítače 2 a s prvním vstupem druhého hradla 14 NAND, jehož výstup je spojen se svorkou CD čítání třetího čítače 2» První vstup klopného obvodu 10 je spojen se svorkami X, nastavení čítačů 2» Z'3. a výstupem s prvním vstupem čtvrtého hradla 17 NAND, jehož výstup je spojen s výstupní svorkou 9.
Výstup třetího hradla 16 NAND je spojen přes druhý tvarovač 19 rovněž se svorkami L nastavení čítačů 1_, 2_, 3. Výstup druhého komparátoru 6 nuly je spojen jednak s druhým vstupem druhého hradla 14 NAND, jehož výstup je spojen se svorkou CD čítání vzad třetího čítače a jed nak s prvním vstupem třetího hradla 15 NAND, jehož druhý vstup je spojen s výstupem třetího komparátoru 7. nuly, zatímco jeho výstup je spojen s prvním vstupem třetího hradla 16 NAND.
Zapojení pracuje za provozu takto: impulsem na svorkách L nastavení všech tří reversibil nich vratných čítačů 1., 3 se na jejich výstupech Q nastaví modul A. Vstupní signál ze vstupní svorky £ přivádí na vstup čítání vzad CD prvního čítače 1_. Na výstupu Q prvního čítače 1_ jsou logické komparátory nuly íj a jedničky 4_. Při logické nule na výstupu Q prvního čítače projde vstupní impuls přes první a druhé hradlo 12 a 13 na vstup vzad CD druhého čítače 2 a bude-li jeho výstup Q v nulovém stavu, projde vstupní impuls na vstup CD třetího čítače 3. Tím dojde ke snižování výstupního stavu celého čítače.
Nové nastavení modulu A je provedeno ve větvi, sestávající z hradel 11; 12; 16 a druhého tvarovače 19. Bude-li mít výstup Q čítače 1__ a výstup Q čítače 2 a 3_ stav 0, projde vstup ní impuls prvními hradly 11; £2; 16 a 19 vytvoří krátký impuls spouštěný nástupní hranou vstupního impulsu. Tímto krátkým impulsem se provede opětné nastavení modulu A, čímž se děj periodicky opakuje a zároveň se nastaví výstup klopného obvodu 10 do logické jedničky a následující vstupní impuls projde na výstup přes první tvarovač 18 a čtvrté hradlo.17 NAND a zá roven se z jeho nástupní hrany odvodí prvním tvarovačem 18 krátký impuls, který zajistí návrat klopného obvodu 10 do klidové polohy.
Zpožděni průchodu vstupního signálu je dáno zpožděním prvního a čtvrtého hradla 12, 17 NAND, tj. celkem 8 ns. Logické komparátory jedničky a nuly £·, 5) 6; 7_ jsou tvořeny obvody typu MH 7453. Výstupy přenosu reversibilních čítačů 1_, 2_, £ nejsou využity z důvodu příliš velkého zpoždění průchodu vstupního impulsu.
Logický komparátor tohoto typu reaguje na nástupní hranu vstupního impulsu a zajistí průchod nulové úrovně vstupního impulsu s minimálním zpožděním, tj. 13 ns. Kromě reversibilních čítačů 1_, 2, 2 typu MH 74193 a logických komparátorů jedničky a nuly £, 5, 6, 7 je v zapojení použito· Schottkyho logických integrovaných obvodů TTL.
Claims (1)
- Zapojení binárního čítače s proměnným modulem A sestávajícího ze tří reversibilních vratných čítačů, které jsou navzájem propojené svorkami nastavení a každý svými výstupy spojen s logickým komparátorem nuly, vyznačené tím, že výstupy prvního čítače /1/ jsou spojeny s logickým komparátorem /4/ jedničky, jehož výstup je spojen s prvním vstupem prvního hradla /11/ AND výstupem spojeného s druhým vstupem třetího hradla /16/ NAND a druhým vstupem s výstupem prvního hradla /12/ NAND, jehož vstup je spojen se vstupní svorkou /8/ a se svorkami /Cu/ čítání vzad prvního čítače /1/ a přes první tvarovač /18/ s druhým vstupem klopného obvodu /10/, přičemž výstup prvního logického komparátoru /5/ nuly je spojen s prvním vstupem druhého hradla /13/ END výstupem spojeného se svorkou /CD/ čítání vzad druhého čítače /2/ a s prvním vstupem druhého hradla /14/ NAND, jehož výstup je spojen se svorkou /CD/ čítání vzad třetího čítače /3/ a jeho druhý vstup s výstupem druhého logického komparátoru /6/ nuly a s prvním vstupem třetího hradla /15/ END, jehož druhý vstup je spojen s výstupem'třetího logického komparátoru /7/ nuly a jeho výstup s prvním vstupem třetího hradla /16/ NAND, jehož výstup je spojen přes druhý tvarovač /19/ se svorkami /L/ nastavení čítačů /1, 2, 3/ spolu s prvním vstupem klopného obvodu /10/, jehož výstup je spojen s prvním vstupem čtvrtého hradla /17/ NAND, jehož výstup je spojen s výstupní svorkou /9/ a druhý vstup je spojen s druhými vstupy prvního a druhého hradla /11, 13/ NAND, přičemž vstup proměnných modulů /N/ je spojen s binárními vstupy /AO až All/ nastavení všech tří čítačů /1, 2, 3/.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS795579A CS210712B1 (cs) | 1979-11-20 | 1979-11-20 | Zapojení binárního čítače s proměnným modulem „A" |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS795579A CS210712B1 (cs) | 1979-11-20 | 1979-11-20 | Zapojení binárního čítače s proměnným modulem „A" |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS210712B1 true CS210712B1 (cs) | 1982-01-29 |
Family
ID=5429546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS795579A CS210712B1 (cs) | 1979-11-20 | 1979-11-20 | Zapojení binárního čítače s proměnným modulem „A" |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS210712B1 (cs) |
-
1979
- 1979-11-20 CS CS795579A patent/CS210712B1/cs unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0964521B1 (en) | Logic module with configurable combinational and sequential blocks | |
| US5440245A (en) | Logic module with configurable combinational and sequential blocks | |
| EP0372749A2 (en) | Semiconductor integrated circuit | |
| US3609569A (en) | Logic system | |
| US3971960A (en) | Flip-flop false output rejection circuit | |
| JP2771272B2 (ja) | 非同期式アービタ | |
| CN105761746B (zh) | 一种单粒子加固fpga分布式ram的写入时序匹配电路 | |
| US3925684A (en) | Universal logic gate | |
| US4759043A (en) | CMOS binary counter | |
| US3824409A (en) | Arbiter circuits | |
| US3970867A (en) | Synchronous counter/divider using only four NAND or NOR gates per bit | |
| US4002933A (en) | Five gate flip-flop | |
| JPS59151523A (ja) | 遷移検出回路 | |
| US4937845A (en) | Fast library element gray code generators without feedback and feedforward networks | |
| CS210712B1 (cs) | Zapojení binárního čítače s proměnným modulem „A" | |
| US3725680A (en) | Apparatus for digitizing noisy time duration signals which prevents adverse effects of contact bounce | |
| EP0463243A1 (en) | Semiconductor integrated circuit including a detection circuit | |
| US7233184B1 (en) | Method and apparatus for a configurable latch | |
| US3631269A (en) | Delay apparatus | |
| CN108847842A (zh) | 一种具有自刷新功能的抗单粒子翻转效应异步分频电路 | |
| US5596287A (en) | Programmable logic module for data path applications | |
| US3311737A (en) | Bidirectional decade counter | |
| CN216699984U (zh) | 一种同异步混合计数器及半导体器件 | |
| EP0365224A2 (en) | Two phase non-overlapping clock counter circuit to be used in I.C. | |
| US5117132A (en) | Flexible utilization of general flip-flops in programmable array logic |