CS209738B1 - Zapojení vyrovnávací paměti - Google Patents

Description

(54) Zapojení vyrovnávací paměti

Vynález se týká zapojení vyrovnávací paměti používané v datových cestách řídicích obvodů rychlých periferních zařízení počítače.

Dosud známá zapojení vyrovnávací paměti používají bud soustavy posuvných registrů doplněné složitými logickými obvody řídícími výměnu informace mezi jednotlivými stupni takovéto vyrovnávací paměti, nebo soustavy registrů s ovládanými vstupy a výstupy adresovanými řídicími signály odvozenými z adresovacích posuvných registrů. V tomto druhém případě je nutné provádět porovnání vstupní «i výstupní adresy vyrovnávací paměti reprezentované aktivovaným stavem příslušných stupňů adresovacích posuvných registrů. Tyto porovnávací obvody jsou poměrně složité a vzhledem k velkému počtu zpracovávaných signálů při vyšších kapacitách vyrovnávací pamětí nejsou vhodné pro použití logických obvodů vyšší integrace .

Všechny tyto nedostatky jsou odstraněny zapojením vyrovnávací paměti podle vynálezu, jehož podstata spočívá v tom, že první skupina vstupních datových vodičů je připojena na první skupinu vstupů vstupního mu 11íp.1 exoru , druhá skupina vstupních datových vodičů je připojena na druhou skupinu vstupů vstupního muItíp1exoru, dále první skupina výstupů vstupního multiplexoru je propojena třetí skupinou vodičů pro přenos vstupních dat s první skupinou vstupů bloku matice přímo adresovatelné paměti, dále Čtvrtá skupina výstupních datových vodičů je připojena na první skupinu výstupů bloku matice přímo adresovatelné paměti, dále pátá skupina výstupních datových vodičů je připojena na druhou skupinu výstupů bloku matice přímo adresovatelné paměti, dále Šestá skupina vstupních vodičů pro vkládání počáteční adresy vkládané informace je připojena na první skupinu vstupů adresního čítače vkládané informace, dále sedmá skupina výstupních vodičů hlášení o obsazení vyrovnávací paměti je připojena na první skupinu výstupů aritmetického obvodu porovnání adres, dále osmá skupina vstupních vodičů pro vkládání počáteční adresy vybírané informace je připojena na první skupinu vstupů ádresního čítače vybírané informace, dále první samostatný výstup generátoru vkládacího pulsu je připojen prvním samostatným vodičem pro přenos zápisového pulsu na první samostatný vstup bloku matice přímo adresovatelné paměti, dále druhý samostatný výstup generátoru vkládacího pulsu je připojen druhým samostatným vodičem pro přenos zápisového pulsu na druhý samostatný vstup bloku matice přímo adresovatelné paměti, dále první samostatný výstup adresního čítače vkládané informace je připojen třetím samostatným vodičem pro přenos řádu vkládací adresy na první samostatný vstup aritmetického obvodu porovnání adres a na třetí samostatný vstup bloku matice přímo adresovatelné paměti, dále druhý samostatný výstup adresního čítače vkládané informace je připojen Čtvrtým samostatným vodičem pro přenos řádu vkládací adresy na druhý samostatný vstup aritmetického obvodu porovnání adres a na čtvrtý samostatný vstup bloku matice přímo adresovatelné pamětí, dále třetí samostatný výstup adresního čítače

9738 vkládané informace je připojen pátým samostatným vodičem pro přenos řádu vkládací adresy na první samostatný vstup generátoru vkládacího pulsu a na třetí samostatný vstup aritmetického obvodu porovnání adres, dále čtvrtý samostatný výstup adresního čítače vkládané informace je připojen šestým samostatným vodičem pro přenos řádu vkládací adresy na druhý samostatný vstup generátoru vkládacího puslu a na čtvrtý samostatný vstup ari trne tického obvodu porovnání adres, dále sedmý samostatný vodič pro přenos vstupního signálu o šířce vkládané informace je připojen na třetí samostatný vstup generátoru vkládacího pulsu, dále osmý samostatný vodič pro přenos vstupního vkládacího signálu je připojen na čtvrtý samostatný vstup generátoru vkládacího pulsu a na pátý samostatný vstup aritmetického obvodu porovnání adres, dále třetí samostatný výstup generátoru vkládacího'pulsu je připojen devátým samostatným vodičem pro přenos signálu pro vyvolávání změny vkládací adresy na první samostatný vstup adresního čítače vkládané informace, dále desátý samostatný vodič pro přenos vstupního signálu pro vkládání počáteční adresy vkládané informace je připojen na druhý samostatný vstup adresního čítače vkládané informace, dále jedenáctý samostatný vodič pro přenos vstupního signálu pro vkládání počáteční adresy vybírané informace je připojen na první samostatný vstup adresního čítače vybírané informace, dále první samostatný výstup adresního čítače vybírané informace je připojen dvanáctým samostatným vodičem pro přenos řádu vybírací adresy na šestý samostatný vstup aritmetického obvodu porovnání adres a na pátý samostatný vstup bloku matice přímo adresovatelné paměti, dále druhý samostatný výstup adresního čítače vybírané informace je připojen třináctým samostatným vodičem pro přenos řádu vybírací adresy na sedmý samostatný vstup aritmetického obvodu poronání adres a na šestý samostatný vstup bloku matice přímo adresovatelné paměti, dále třetí samostatný výstup adresního čítače vybírané informace je připojen čtrnáctým samostatným vodičem pro přenos řádu vybírací adresy na osmý samostatný vstup aritmetického obvodu porovnání adres a na první samostatný vstup generátoru vybíracího pulsu, dále čtvrtý samostatný výstup adresního čítače vybírané informace je připojen patnáctým samostatným vodičem pro přenos řádu vybírací adresy na devátý samostatný vstup aritmetického obvodu porovnání adres a na druhý samostatný vstup generátoru vybíracího pulsu, dále první samostatný výstup generátoru vybíracího pulsu je připojen šestnáctým samostatným vodičem pro přenos čtecího pulsu na sedmý samostatný vstup bloku matice přímo adresovatelné paměti, dále druhý samostatný výstup generátoru vybíracího pulsu je připojen sedmnáctým samostatným vodičem čtecího pulsu na osmý samostatný vstup bloku matice přímo adresovatelné paměti, dále osmnáctý samostatný vodič pro přenos vstupního signálu o Šířce vybírané informace je připojen na třetí samostatný vstup generátoru vybíracího pulsu, dále devatenáctý samostatný vodic pro přenos vstupního vybíracího pulsu je připojen na čtvrtý samostatný vstup generátoru vybíracího pulsu a na desátý samostatný vstup aritmetického obvodu porovnání adres, dále třetí samostatný výstup generátoru vybíracího pulsu je připojen dvacátým samostatným vodičem pro přenos signálu pro vyvolávání změny vybírací adresy na druhý samostatný vstup adresního čítače vybírané informace, dále dvacátý první samostatný vodič přepínání vstupního multíplexoru je připojen na první samostatný vstup vstupního multiplexoru, dále čtvrtý samostatný výstup generátoru vkládacího pulsu je připojen dvacátým druhým samostatným vodičem pro přenos zápisového pulsu na devátý samostatný vstup bloku matice přímo adresovatelné paměti, dále devátý samostatný výstup generátoru vkládacího pulsu je připojen dvacátým třetím samostatným vodičem pro přenos zápisového pulsu na desátý samostatný vstup bloku matice přímo adresovatelné paměti, dále čtvrtý samostatný výstup generátoru vybíracího pulsu je připojen dvacátým čtvrtým samostatným vodičem pro přenos čtecího pulsu na jedenáctý samostatný vstup bloku matice přímo adresovatelné paměti, dále pátý samostatný výstup generátoru vybíracího pulsu je připojen dvacátým pátým samostatným vodičem pro přenos Čtecího pulsu na dvanáctý samostatný vstup bloku matice přímo adresovatelné paměti.

Vynález přináší hlavně výhody v tom, že nárůst kapacity vyrovnávací paměti není prováděn stejným nárůstem objemu adresovacích a vyhodnocovacích obvodů. Tím, že -při realizaci jsou použity univerzální binární čítače a binární aritmetické obvody, lze použít dostupných prvků střední integrace. Použití binární adresace vyrovnávací paměti a vyhodnocování aritmetickým zpracováním vkládací a vybírací adresy podstatně zjednodušuje vyhodnocení stavu obsazení paměťových míst vyrovnávací paměti. Výhodou tohoto zapojení je rovněž možnost jednoduchého přepínání šířky toku vstupních a výstupních dat nezávisle na sobě a bez potřeby složitých doplňkových obvodů.

Na připojeném výkrese je schematicky znázorněno blokové schéma vyrovnávací paměti podle vynálezu.

Vyrovnávací paměť sestává z bloku matice přímo adresovatelné paměti 1 s binární adresací paměťových míst, z vstupního multiplexoru 2_ pro přepínání šířky toku vstupních dat, z adresního čítače 3.vkládané informace pamatujícího adresu paměťového místajdo něhož bude vložena následující jednotka informace, z adresního čítače 4_ vybírané informace pamatujícího adresu paměťového místa^z něhož se vybírá informace, přičemž oba tyto čítače jsou zapojeny jako binární čítače, v nichž změna adresy je provedena čítnutím, z aritmetického obvodu. 5_ porovnání adres; který aritmeticky porovnává hodnoty obou adresních čítačů a generuje signály odpovídající stavu zaplnění paměti, z generátoru 6. vkládacího pulsu^jenž v závislosti na některých řádech adresy vkládané informace generuje zápisové pu1sy do vybraných prvků paměťové matice a z generátoru 7_ vybíracího pulsu;jenž v závislosti na některých řádech adresy vybírané informace a na informaci o šířce toku vybíraných dat generuje signály otevírající výstupní dekodéry jednotlivých paměťových prvků. Blok matice přímo adresovatelné paměti 1_, vstupní multiplexor 2^, adresní čítač 3 vkládané informace, adresní čítač £ vybírané informace, aritmetický obvod 5_ porovnání adres, generátor £ vkládacího pulsu a generátor 7 vybíracího pulsu jsou navzájem propojeny tak,že první skupina vstupních datových vodičů 02QQ, až 0215 je připojena na první skupinu vstupů ^2200 až 2215 vstupního multiplexoru 2, dále druhá skupina vstupních datových vodičů 0220 až 0227 je připojena na druhou skupinu vstupu 2220 až 2227 vstupního multiplexoru 2ί, dále první skupina výstupů 2230 až 2245 vstupního multiplexoru 2 je propojena třetí skupinou vodičů 0230 až 0245 pro přenos vstupních dat s první skupinou vstupů 1230 až 1245 bloku matice přímo adresovatelné paměti.

2» dále čtvrtá skupina výstupních datových vodičů 0100 až ΟΓ15 je připojena na první skupinu výstupů 1100 až 1115 bloku matice přímo adresovatelné paměti 2» áále pátá skupina výstupních datových vodičů 0120 až 0127 je připojena na druhou skupinu výstupů 1 120 až 1127 bloku matice přímo adresovatelné paměti 1, dále šestá skupina vstupních vodičů 0300 až 0303 pro vkládání počáteční adresy vkládané informace je připojena na první skupinu vstupů 3300 až 3303 adresniho čítače 3 vkládané informace, dále sedmá skupina výstupních vodičů 0500 až 050N hlášení o obsazení vyrovnávací paměti je připoj ena na první skupinu výstupů 5500 až 550N aritmetického obvodu 2 porovnání adres, dále osmá skupina vstupních vodičů 0400 až 0403 je připojena na první skupinu vstupů 4400 až 4403 adresniho čítače £ vybírané informace, dále první samostatný výstup 601 generátoru vkládacího pulsu je připojen prvním samostatným vodičem 001 pro přenos zápisového pulsu na první samostatný vstup 101 bloku matice přímo adresovatelné paměti 2» dále druhý samostatný výstup 602 generátoru 2 vkládacího pulsu je připojen druhým samostatným vodičem 002 pro přenos zápisového pulsu na druhý samostatný vstup 1Q2 bloku matice přímo adresovatelné paměti j_, dále první samostatný výstup 303 adresniho čítače 2 vkládané informace je připojen třetím samostatným vodičem 003 pro přenos řádu vkládací adresy na první samostatný vstup 503 aritmetického obvodu 5 porovnání adres a na třetí samostatný vstup 103 bloku matice přímo adresovatelné paměti 1, dále druhý samostatný výstup

304 adresnTho čítače 2 vkládané informace j e připoj en čtvrtým samostatným vodičem 004 pro přenos řádu vkládací adresy na druhý samostatný vstup 504 aritmetického obvodu 5 porovnání adres a na čtvrtý samostatný vstup 104 bloku matice přímo adresovatelné paměti 1, dále třetí samostatný výstup

305 adresniho čítače 2 vkládané informace je připojen pátým samostatným vodičem 005 pto přenos řádu vkládací adresy na první samostatný vstup 605 generátoru vkládacího pulsu a na třetí samostatný vstup

505 aritmetického obvodu 2 porovnání adres, dále čtvrtý samostatný výstup 306 adresního čítače 2 vkládané informace je připojen šestým samostatným vodičem 006 pro přenos řádu vkládací adresy na druhý samostatný ’ vstup 606 generátoru 2 vkládacího pulsu a na čtvrtý samostatný vstup 506 aritmetického obvodu 5 porovnání adres, dále sedmý samostatný vodič 007 pro přenos vstupního signálu o šířce vkládané informace je připojen na třetí samostatný vstup 607 generátoru 2 vkládacího pulsu, dále osmý samostatný vodič 008 pro přenos vstupního vkládacího signálu^- je připojen na čtvrtý samostatný vstup 608 generátoru 2 vkládacího pulsu a na pátý samostatný vstup 508 aritmetického obvodu 2 porovnání adres, dále třetí samostatný výstup 609 generátoru 2 vkládacího pulsu je připojen devátým samostatným vodičem 009 pro přenos signálu vyvolávajícího změnu vkládací adresy na první samostatný vstup 309 adresniho čítače 3 vkládané informace, dále desátý . samostatný vodič 010 pro přenos vstupního signálu vkládáj í cTho počáteční adresu vkládané informace je připojen na druhý samostatný vstup 310 adresniho čítače 2 vkládané informace, dále jedenáctý samostatný vodič 011 pro přenos vstupního signálu vkládajícího počáteční adresu vybírané informace je připojen na první samostatný vstup 411 adresniho čítače 2 vybírané informace, dále první samostatný výstup 412 adresniho čítače 4 vybírané informace je připojen dvanáctým samostatným vodičem Q12 pro přenos řádu vybírací adresy na šestý samostatný vstup· 512 aritmetického obvodu 2 porovnání adres a na pátý samostatný vstup 112 bloku matice přímo adresovatelné paměti 2» dále druhý samostatný výstup 413 adresniho Čítače £ vybírané informace je připojen třináctým samostatným vodičem 013 pro přenos řádu vybírací adresy na sedmý samostatný vstup 513 aritmetického obvodu 2 porovnání adres a na šestý samostatný vstup 113 bloku přímo adresovatelné paměti Ijdále třetí samostatný výstup 414 adresniho čítače £ vybírané informace je připojen čtrnáctým samostatným vodičem 014 pro přenos řádu vybírací adresy na osmý samostatný vstup 514 aritmetického obvodu 2 • porovnání adres a .na první samostatný vstup 714 generátoru £ vybíracího pulsu, dále čtvrtý samostatný výstup 415 adresniho čita če £ vybírané informace je připojen patnáctým samostatným vodičem 015 pro přenos řádu vybírací adresy na devátý samostatný vstup 515 aritmetického obvodu 5 porovnání adres a na druhý samostatný vstup 7 T5 generátoru £ vybíracího pulsu, dále první samostatný výstup 716 generátoru 7 vybíracího pulsu je připojen šestnáctým samostatným vodičem 016 pro přenos čtecího pulsu na sedmý samostatný vstup 116 bloku matice přímo adresovatelné pamě tí 1, dále druhý samostatný výstup 717 generátoru 7 vybíracího pulsu je připojen sedmnáctým samostatným vodičem 017 čtecího pulsu na osmý samostatný vstup 117 bloku matice přímo adresovatelné paraeTT 1, dále osmnáctý samostatný vodič 018 pro přenos vstupního signálu o šířce vybírané informace je připo jen na třetí samostatný vstup 718 generátoru 2 vybíracího pulsu, dále devatenáctý samostatný vodic 019 pro přenos vstupního vybíracího signálu j e připojen na čtvrtý samostatný vstup 719 generátoru 7 výbíracíh pulsu a na desátý vstup 519 aritmetického obvodu 5 porovnání adres, dále třetí samostatný výstup 720 generátoru 7 vybíracího pulsu je připojen dvacátým samostatným vodičem 020 pro přenos signálu vyvolávající ho změnu vybírací adresy na druhý samostatný vstup 420 adresniho čítače 4 vybírané informace, dále dvacátý první samostatný vodič 021 pro přepínání vstupního multiplexoru £ je připojen na první samostatný vstup 221 vstupního multiplexoru 2, dále čtvrtý samostatný výstup 622 generátoru 2 vkládacího pulsu je připojen dvacátým druhým samostatným vodičem 022 pro přenos zápisového pulsu na devátý samostatný vstup 12 2„bloku matice přímo adresovatelné paměti £> dále pátý samostatný výstup 623 generátoru 2 vkládacího pulsu je připoj en dvacátým třetím samostatným vodičem 023 pro přenos zápisového pulsu na desátý samostatný vstup 123 bloku matice přím·· adresovatelné parně117 V» dále čtvrtý samostatný výstup 724 generátoru 2 vybíracího pulsu je připojen dvacátým čtvrtým samostatným vodičem 024 pro přenos čtecího pulsu na jedenáctý samostatný vstup 124 bloku matice přímo adresovatelné paměti 1, dále pátý samostatný výstup 725 generátoru 7 vybíracího pulsu je připoj en dvacátým pátým samostatným vodičem 025 pro přenos čtecího pulsu na dvanáctý samostatný vstup 125 bloku matice přímo adresovatelné paměti Ϊ.

Zapisovaná informace je přes vstupní multiplexor £ přepínaný podle šířky zapisované informace přiváděna na vstup bloku matice přímo adresovatelné paměti 1. Do adresniho čítače £ vkládané informace je nahrána počáteční adresa vkládání a s příchodem pulsu vkládajícího do paměti jsou generovány generátorem 2 podle šířky vklá209738 dané informace pulsy zápisu do paměti a provedena Čítnutí adresního čítače 3 vkládané informace. Adresní čítač 4 vybírané informace určuje, který stupeň bloku matice přímo adresovatelné paměti J_ je připojen na výstupní vedení vyrovnávací paměti. S příchodem pulsu oznamujícího odebrání informace jsou generátorem 7_ čtecího pulsu podle šířky odebírané informace provedeny změny obsahu adresního čítače 4 vybírané informace. Nahrání počátečního obsahu adresního čítače £ vybírané informace umožňuje vynechat pomocné údaje na počátku dat. Aritmetický obvod £ porovnání adres generuje hlášení o stavu zaplnění paměti

Vyrovnávací pamět podle vynálezu je použita v řídícím modulu diskových pamětí počítače a odvozených modelů.

Claims (1)

1. PŘEDMĚT

   Zapojení vyrovnávací paměti, vyznačené tím, že první skupina vstupních datových vodičů /0200 až 0215/ je připojena na první skupinu vstupů /2200 až 2215/ vstupního multiplexoru /2/, dále druhá skupina vstupních datových vodičů /0220 až 0227/ je připojena na druhou skupinu vstupů /2220 až 2227/ vstupního multiplexoru /2/, dále první skupina výstupů /2230 až 2245/ vstupního multiplexoru /2/ je propojena třetí skupinou vodičů /0230 až 0245/ pro přenos vstupních dat s první skupinou vstupů /1230 až 1245/ bloku matice přímo adresovatelné paměti /1/, dále čtvrtá skupina výstupních datových vodičů /0100 až 0115/ je připojena na první skupinu výstupů /1100 až 1115/ bloku matice přímo adresovatelné paměti /1/, dále pátá skupina výstupních datových vodičů /0120 až 0127/ je připojena na druhou skupinu výstupů /1120 až 1127/ bloku matice přímo adresovatelné paměti / 1 /, dále šestá skupina vstupních vodičů /0300 až 0303/ pro vkládání počáteční adresy vkládané informace je připojena na první skupinu vstupů /3300 až 3303/ adresního Čítače /3/ vkládané informace, dále sedmá skupina výstupních vodičů /0500 až 050N/ hlášení o obsazení vyrovnávací paměti je připojena na první skupinu výstupů /5500 až 55ON/ aritmetického obvodu /5/ porovnání adres, dále osmá skupina vstupních vodičů /0400 až 0403/ pro vkládání počáteční adresy vybírané informace je připojena na první skupinu vstupů adresního Čítače /4/ vybírané informace, dále první samostatný výstup /601/ generátoru /6/ vkládacího pulsu je připojen prvním samostatným vodičem /001/ pro přenos zápisového pulsu na první samostatný vstup /101/ bloku matice přímo adresovatelné paměti /1/, dále druhý samostatný výstup /602/ generátoru /6/ vkládacího pulsu je připojen druhým samostatným vodičem /002/ pro přenos zápisového pulsu na druhý samostatný vstup /102/ bloku matice přímo adresovatelné paměti /1/, dále první samostatný výstup /303/ adresního čítače /3/ vkládané informace je připojen třetím samostatným vodičem /003/ pro přenos řádu vkládací adresy na první samostatný vstup /503/ aritmetického obvodu /5/ porovnání adres a na třetí samostatný vstup /103/ bloku matice přímo adresovatelné paměti /1/, dále druhý samostatný výstup /304/ adresního čítače /3/ vkládané informace je připojen čtvrtým samostatným vodičem /004/ pro přenos řádu vkládací adresy na druhý samostatný vstup /504/ aritmetického obvodu /5/ porovnání adres a na čtvrtý samostatný vstup /104/ bloku matice přímo adresovatelné paměti /1/, dále třetí samostatný výstup /305/ adresního čítače /3/ vkládané informace je připojen pátým samostatným vodičem /005/ pro přenos řádu vkládací adresy n.a první samostatný vstup /605/ generátoru /6/ vkládacího pulsu a na třetí samostatný vstup /505/ aritmetického obvodu /5/ porovnání adres, dále Čtvrtý samostatný výstup /306/ adresního čítače /3/ vkládané informace je připojen šestým samostatným vodičem /006/ pro přenos řádu vkládací adresy na druhý samostatný vstup /606/ geneVYNÁLEZU.

   rátoru /6/ vkládacího pulsu a na čtvrtý samostatný vstup /506/ aritmetického obvodu /5/ porovnání adres, dále sedmý samostatný vodič /007/ pro přenos vstupního signálu o šířce vkládané informace je připojen na třetí samostatný vstup /607/ generátoru /6/ vkládacího pulsu, dále osmý samostatný vodič /008/ pro přenos vstupního vkládacího signálu je připojen na čtvrtý samostatný vstup /608/ generátoru /6/ vkládacího pulsu a na pátý samostatný vstup /508/ aritmetického obvodu /5/ porovnání adres, dále třetí samostatný výstup /609/ generátoru /6/ vkládacího pulsu je připojen devátým samostatným vodičem /009/ pro přenos signálu pro vyvolávání změny vkládací adresy na první samostatný vstup /309/ adresního čítače /3/ vkládané informace, dále desátý samostatný vodič fO\Of pro přenos vstupního signálu pro vkládání počáteční adresy vkládané informace je připojen na druhý samostatný vstup /310/ adresního čítače /3/ vkládané informace, dále jedenáctý samostatný vodič /011/ pro přenos vstupního signálu pro vkládání počáteční adresy vybírané informace je připojen na první samostatný vstup /411/ adresního čítače /4/ vybírané informace, dále první samostatný výstup /412/ adresního čítače /4/ vybírané informace je připojen dvanáctým samostatným vodičem /012/ pro přenos řádu vybírací adresy na šestý samostatný vstup /512/ aritmetického obvodu /5/ porovnání adres a na pátý samostatný vstup /112/ bloku matice přímo adresovatelné paměti /1/, dále druhý samostatný výstup /413/ adresního čítače /4/ vybírané informace je připojen třináctým samostatným vodičem /013/ pro přenos řádu vybírací adresy na sedmý samostatný vstup /513/ aritmetického obvodu /5/ porovnání adres a na šestý samostatný vstup /113/ bloku matice přímo adresovatelné paměti /1/, dále třetí samostatný výstup /414/ adresního čítače /4/ vybírané informace je připojen čtrnáctým samostatným vodičem /014/ pro přenos řádu vybírací adresy na osmý samostatný vstup /514/ aritmetického obvodu /5/ porovnání adres a na první samostatný vstup /714/ generátoru /7/ vybíracího pulsu, dále čtvrtý samostatný výstup /415/ adresního čítače /4/ vybírané informace je připojen patnáctým samostatným vodičem /015/ pro přenos řádu vybírací adresy na devátý samostatný vstup /515/ aritmetického obvodu /5/ porovnání adres a na druhý samostatný vstup /715/ generátoru /7/ vybíracího pulsu, dále první samostatný výstup /716/ generátoru /7/ vybíracího pulsu je připojen šestnáctým samostatným vodičem /016/ pro přenos čtecího pulsu na sedmý samostatný vstup /116/ bloku matice přímo adresovatelné paměti /1/, dále druhý samostatný výstup /717/ generátoru /7/ vybíracího pulsu je připojen sedmnáctým samostatným vodičem /017/ čtecího pulsu na osmý samostatný vstup /117/ bloku matice přímo adresovatelné pamětí /1/, dále osmnáctý samostatný vodič /018/ pro přenos vstupního signálu o šířce vybírané informace je připojen na třetí samostatný vstup Π\%! generátoru /7/· vybíracího pulsu, dále devatenáctý samostatný vodic /019/ pro přenos vstupního vybíracího signálu je připojen na čtvrtý samostatný vstup /719/ generátoru /7/ vybíracího pulsu a na desátý samostatný vstup /519/ aritmetického obvodu /5/ porovnání adres, dále třetí samostatný výstup /720/ generátoru /7/ vybíracího pulsu je připojen dvacátým samostatným vodičem /020/ pro přenos signálu pro vyvolávání změny vybírací adresy na druhý samostatný vstup /420/ adresniho čítače /4/ vybírané informace, dále dvacátý první samostatný vodič /021/ pro přepínání vstupního multiplexoru /2/ je připojen na první samostatný vstup /221/ vstupního multiplexoru /2/, dále Čtvrtý samostatný výstup /622/ generátoru /6/ vkládacího pulsu je připojen dvacátým druhým samostatným vodičem /022/ pro přenos zápisového pulsu na devátý samostatný vs tup* / 1 2 2 / bloku matice přímo adresovatelné paměti /1/, dále devátý samostatný výstup /623/ generátoru /6/ vkládacího pulsu je připojen dvacátým třetím samostatným vodičem /023/ pro přenos zápisového pulsu na desátý samostatný vstup /123/ bloku matice přímo adresovatelné paměti /1/, dále Čtvrtý samostatný výstup /724/ generátoru /7/ vybíracího pulsu je připoj.en dvacátým čtvrtým samostatným vodičem./024/ pro přenos čtecího pulsu na jedenáctý samostatný vstup /124/ bloku matice přímo adresovatelné paměti /1/, dále pátý samostatný výstup /725/ generátoru /7/ vybíracího pulsu je připojen dvacátým pátým samostatným vodičem /025/ pro přenos čtecího pulsu na dvanáctý samostatný vstup /125/ bloku matice přímo adresovatelné paměti /1/.