CS202963B1 - Zapojeni aritmetické jednotky - Google Patents

Description

Vynález se týká zapojeni aritmetické jednotky, zejména pro zobrazovací a tiskací zařízení. Dosud známá zapojení aritmetických jednotek jsou uspořádána tak, aby aritmetické jednotka mohla uskutečňovat aritmetické operace s operandy representovanými dvojkovými nebo dvojkově kódovanými desítkovými ěísly. Při zpracování dvojkových čísel pracuje aritmetická jednotka s výpočetním rozsahem modulo N, kde N 2ⁿ, přičemž n je počet míst dvojkového čísla odpovídající šíři toku vstupů a výstupů aritmetické jednotky.

Při zpracování dvojkově kódovaných desítkových čísel pracuje aritmetická jednotka s výpočetním rozsahem modulo M, kde Μ n 10^m, přičemž m je počet míst dvojkově kódovaného desítkového čísla a šíře toku vstupů a výstupů aritmetické jednotky je rovna 4m. Pro zpracování dvojkově kódovaných desítkových čísel je třeba zajistit kromě toho výpočetní rozsah modulo 10 pro každý desítkový řád. Tento výpočetní rozsah se obvykle zajištuje pomocí korekční sčítačky, která uskutečňuje na základě detekce mimokódové kombinace nebo přenosu z nejvyššího bitu čtveřice bitů zobrazující jeden desítkový řád desítkovou korekci přičtením korekční konstanty.

Aritmetické jednotky jsou vybavovány jedním nebo několika střadači. Při provádění aritmetické operace však pracuje aritmetická jednotka jen a obsahem jednoho ze střadačů. Ostatní střadače se využívají například při aritmetických operacích s několika operandy, při kterých se do jednotlivých střadačů ukládají mezivýsledky jednotlivých operací, čímž se sníží potřebný počet přesunů mezi registry aritmetické jednotky a mezi střadačem a operační pamětí. Dále je možno několika střadačů využít například v multiprogramovém režimu nebo při přerušeních, kdy je každému procesu přidělen samostatný střadač, takže při přechodu k výpočtu jiného procesu není nutno přesouvat obsah střadače do operační paměti. Některá uspořádání aritmetických jednotek řeší problém přechodu k výpočtu jiného procesu tak, že aritmetická jednotka je vybavena dvěma soubory registrů, z nichž jeden soubor je pracovní a druhý záložní. Při přechodu k výpočtu jiného procesu se jedinou instrukcí vymění obsah pracovního a záložního souboru.

(Jčelem vynálezu je odstranění nedostatku stávajícího stavu techniky spočívajícího v tom,

I že tato zapojení jsou složitá, takže jejich aplikace je při řešení jednodušších úloh neekonomická. V mnoha případech je dalSí nevýhodou to, že aritmetickou jednotku, která je součásti procesoru, nelze řídit technickými prostředky, ale pouze programem. Pak je třeba některé činnosti, například ohnovování obsahu dynamických pamětí nebo adresováni vyrovnávacích pamětí pro zobrazování jejich obsahu, řeěit speciálními technickými prostředky, například čítači, a aritmetickou jednotku procesoru nelze pro tyto účely využívat.

VýSe uvedené nedostatky odstraňuje podle tohoto vynálezu zapojení aritmetické jednotky určená pro zobrazovací a tiskací zařízení, sestávající z multiplexoru, registru vztažné hodnoty, řídicích obvodů, sčítačky, korekčni.ch obvodů, prvního střadače, druhého střadače, přepínače a řídicí sběrnice, podle vynálezu, jehož podstata spočívá v tom, že multiplexor jesvým prvním vstupem připojen k druhému výstupu řídicí sběrnice, svým druhým vstupem je připojen k prvnímu vstupu aritmetické jednotky, svým třetím vstupem je připojen k prvnímu výstupu kov rekčních obvodů a k druhému vstupu aritmetická jednotky, svým čtvrtým vstupem je připojen k třetímu vstupu aritmetické jednotky a k prvnímu vstupu registru vztažná hodnoty a svým pátým vstupem je připojen k výstupu registru vztažné hodnoty. Jeho výstup je připojen k prvnímu vstupu sčítačky.

Registr vztažná hodnoty je svým druhým vstupem připojen k prvnímu výstupu řídicí sběrnice. Řídicí obvody jsou svým prvním vstupem připojeny ke čtvrtému vstupu aritmetická jednotky, svým druhým vstupem jsou připojeny k pátému vstupu aritmetické jednotky a svým třetím vstupem jsou připojeny k šestému vstupu aritmetické jednotky, zatímco jejich výstup je připojen k prvnímu vstupu řídicí sběrnice. Sčítačka je svým druhým vstupem připojena k výstupu přepínače, zatímco její výstup je připojen k prvnímu vstupu korekčních obvodů, k prvnímu vstupu prvního střadače a k prvnímu vstupu druhého střadače. Druhý vstup korekčních obvodů je připojen k třetímu výstupu řídicí sběrnice a jejich druhý výstup je připojen k druhému výstupu aritmetické jednotky. První atřadač je svým druhým vstupem připojen ke čtvrtému výstupu řídicí sběrnice a jeho výstup je připojen k prvnímu vstupu přepínače. Druhý střadač je svým druhým vstupem připojen k pátému výstupu řídicí sběrnice a jeho výstup je připojen k druhému vstupu přepínače. Přepínač je svým třetím vstupem připojen k šestému výstupu řídicí sběrnice a jeho výstup je připojen k prvnímu výstupu aritmetické jednotky.

Výhody zapojení aritmetické jednotky podle vynálezu spočívají v tom, že aritmetická jednotka obsahuje dva střadače, do kterých lze současně ukládat výsledek uskutečňované aritmetické operace, přičemž však lze řídicími signály změnu obsahu jednoho ze střadačů zakázat. Kromě toho může aritmetickou jednotku sdílet proces řízený programem nebo mikroprogramem a proces řízený technickými prostředky. Toho lze využít v zobrazovací jednotce, ve které může aritmetickou jednotku sdílet proces zobrazení, který je současně procesem obnovení informace dynamické vyrovnávací paměti a který je řízen technickými procesy, i proces zpracování textu řízený programem. Tyto procesy spolu mohou prostřednictvím současně pracujících střadačů komunikovat, čehož lze využít při zpracování výběru informace v paměti pomocí světelného pera. V tiskacím zařízení mohou aritmetickou jednotku sdílet například proces zpracování textu, proces tisku a proces obnovení informace uložené v dynamické paměti.

Zapojení aritmetické jednotky podle vynálezu bude následovnš blíže popsáno pomoci připojeného výkresu, který představuje celkové blokové schéma zapojení aritmetické jednotky.

Na přiloženém výkrese jsou znázorněny informační cesty datových a řídicích signálů bez vyznačení ěíře toku. Šíře toku informačních cest v konkrétních uspořádáních aritmetické jednotky podle vynálezu bude odpovídat konkrétním požadavkům na výpočetní rozsah aritmetické jednotky a konkrétních požadavkům na soubor řídicích signálů předepisujících logické operátory použitých obvodových prvků.

Zapojení aritmetické jednotky, zejména pro zobrazovací a tiskací zařízení, sestávající z multiplexoru _1_, registru vztažné hodnoty 2, řídicích obvodů 3_, sčítačky 4_, korekčních obvodů 5, prvního střadače £, druhého střadače 7_, přepínače 8^ a řídicí sběrnice 010, přičemž multiplexor 1 je svým prvním vstupem AI připojen k druhému výstupu 01OB řídící sběrnice 010, svým druhým vstupem Β1 je připojen k prvnímu vstupu A0 aritmetické jednotky, evým třetím vstupem C1 je připojen 1c prvnímu výstupu 5A korekčních obvodů _5_ a k druhému vstupu -B0 aritmetické jednotky, svým čtvrtým vstupem D1 je připojen k třetímu vstupu CO aritmetické jednotky a k prvnímu vstupu A2 registru vztažné hodnoty 2_ a svým pátým vstupem E1 je připojen k výstupu 2A registru vztažené hodnoty 2., zatímco jeho výstup 1A je připojen k prvnímu vstupu A4 sčítačky 2> přičemž registr vztažné hodnoty £ je svým druhým vstupem B2 připojen k prvnímu výstupu 01OA řídicí sběrnice 010, řídicí obvody 3_ jsou svým prvním vstupem A3 připojeny ke čtvrtému vstupu PO aritmetické jednotky, svým druhým vstupem B3 jsou připojeny k pátému vstupu EO aritmetické jednotky a svým třetím vstupem C3 jsou připojeny k šestému vstupu F0 aritmetické jednotky, zatím co jejich výstup 3A'je připojen k prvnímu vstupu A010 řídicí sběrnice 010, přičemž sčítačka 4 je svým druhým vstupem B4 připojena k výstupu 8A přepínače 8, zatímco její výstup 4A je připojen k prvnímu vstupu A5 korekčních obvodů 5_, k prvnímu vstupu A6 prvního střadače a k prvnímu vstupu A7 druhého střadače 7, přičemž druhý vstup B5 korekčních obvodů 2 3^e připojen k třetímu výstupu 010C řídicí sběrnice 010 a jejich druhý výstup 5B je připojen k druhému výstupu OB aritmetické jednotky, přičemž první střadač 6 je svým druhým vstupem B6 připojen ke čtvrtému výstupu 01 OD řídicí sběrnice 010 a jeho výstup 6A je připojen k prvnímu vstupu A8 přepínače fS, přičemž druhý střadač T_ je svým druhým vstupem B7 připojen k pátému výstupu 010E řídicí sběrnice 010 a jeho výstup 7A je připojen k druhému vstupu B8 přepínače 2» přičemž 8. je svým třetím vstupem C8 připojen k šestému výstupu 010F řídicí sběrnice 010 a jeho výstup 8A je připojen k prvnímu výstupu 0A aritmetické· jednotky.

Operace, které provádí aritmetická jednotka, jsou řízeny buí technickými prostředky prostřednictvím řídicích signálů přivedených na čtvrtý vstup DO připojený k prvnímu vstupu A3 řídicích obvodů 2 nebo řadičem prostřednictvím řídicích signálů přivedených na pátý vstup EO aritmetická jednotky připojený k druhému vstupu B3 řídicích obvodů 3. Stav řídicího signálu přivedeného z šestého vstupu F0 aritmetické jednotky na třetí vstup C3 řídicích obvodů 3 rozhoduje o tom, zda jsou operace prováděné aritmetickou jednotkou řízeny řídicími signály z prvního vstupu A3 nebo z druhého vstupu B3 řídicích obvodů 3_. Signály na prvním výstupu 3A řídicích obvodů 2 jsou přivedeny na řídicí vsíup A010 sběrnice 010. Z jednotlivých výstupů této řídicí sběrnice 010 jsou řídicí signály přivedeny na řídicí vstupy jednotlivých funkčních bloků a určují jejich způsob činnosti.

V uspořádání aritmetické jednotky podle vynálezu jsou jednotlivé bloky řízeny řídicími signály takto:

Řídicí signály přivedené z prvního výstupu 010A řídicí sběrnice 010 na druhý vstup B2 registru vztažné hodnoty 2 řídí zápis informace z třetího vstupu CO aritmetické jednotky prostřednictvím prvního vstupu A2 registru vztažné hodnoty 2_ do tohoto registru. Řídicí signály přivedené z druhého výstupu 010B řídicí sběrnice 010 na první vstup AI obsahují adresu jednoho z dalších vstupů multiplexoru J_, a to jeho druhého vstupu B1 , jeho třetího vstupu C1 , jeho čtvrtého vstupu Dl, popřípadě jeho pátého vstupu El . Druhý vstup B1 multiplexoru _1_ je připojen k prvnímu vstupu A0 aritmetické jednotky a nese informaci o prvním z operandů, které vstupují do operace. Třetí vstup Cl multiplexoru _1_ je připojen jednak k druhému vstupu B0 aritmetické jednotky a současně k prvnímu výstupu 5A korekčních obvodů 2· Druhý vstup A0 aritmetické jednotky nese informaci o druhém z operandů, které vstupují do operace, zatímco první výstup 5A korekčních obvodů £ obsahuje korekční konstantu. Čtvrtý vstup D1 multiplexoru 1 je připojen k třetímu vstupu CO aritmetické jednotky a nese informaci o třetím z operandů, které vstupují do operace.

Tuto informaci lze současně zapisovat do registru vztažné hodnoty £ prostřednoctvím jeho prvního vstupu A2. Pátý vstup E1 multiplexoru J_ je připojen k výstupu 2A registru vztažné hodnoty 2, který nese informaci o obsahu tohoto registru. Informace z adresovaného vstupu multiplexoru J_ se přivádí na jeho výstup ÍA, takže volbou jednoho z uvedených vstupů se volí jeden z operandů vstupujících do operace* Řídicí signály přivedené z třetího výštupu 010C řídicí sběrnice 010 na druhý vstup B5 korekčních obvodů 2 nastavují požadovaný vnitřní stav těchto korekčních obvodů. Řidiči signály přivedené ze čtvrtého výstupu 01 OD řídicí sběrnice 010 na druhý vstup B6 prvního střadače 2 řídí zápis do tohoto střadače. Stejně tak řídicí signály přivedená z pátého výstupu 010E řídicí sběrnice 010 na druhý vstup B7 druhého střadače 7 řídí zápis tohoto střadače. Řídicí signály přivedené z šestého výstupu 01 OF řídicí sběrnice 010 na třetí vstup C8 přepínače 2 přepínají na jeho výstup 8A buč informaci z jeho prvního vstupu A8, který je spojen s výstupem 6A prvního střadače 2 ^{8 nese} informaci o obsahu prvního střadače 6_, nebo z jeho druhého vstupu B8, který je spojen s výstupem 7 A druhého střadače 2. a nese informaci o obsahu druhého střadače 7_· Volbou uvedených vstupů se volí obsah jednoho ze střadačů jako druhý operand, který vstupuje do operace. Obsah vybraného střadače je též přiveden na první výstup 0A aritmetické jednotky. Řídicí signály na třetím vstupu C8 mohou též předepsat generaci zvolené kódové kombinace na výstupu A8 přepínače 8, což dovoluje například nulovat obsah prvního střadače 6_, druhého střadače 7_ nebo obou těchto střadačů.

Uspořádání aritmetická jednotky podle vynálezu, jehož jednotlivé bloky mohou provádět výše uvedené operace, umožňuje vykonávat následující příkladový soubor instrukcí, která jsou obsaženy v řídicích signálech přivedených na čtvrtý vstup DO a na pátý vstup po aritmetické jednotky.

První instrukce předepisuje sečtení obsahu prvního střadače £ nebo druhého střadače 7_ s operandem na prvním vstupu AO aritmetické jednotky a uložení výsledku do prvního střadače £ nebo do druhého střadače £ nebo do obou těchto střadačů. Při této operaci pracuje aritmetická jednotka s výpočetním rozsahem raodulo N z 2ⁿ. Operand z prvního vstupu AO aritmetické jednotky se přivede prostřednictvím druhého vstupu B1 multiplexoru £ a jeho výstupu 1A na první vstup A4 sčítačky £. Na druhý vstup B4 sčítačky se prostřednictvím výstupu 8A přepínače 8. a prostřednictvím jeho prvního vstupu A8 nebo jeho druhého vstupu B8 přivede bud obsah prvního střadače £ nebo druhého střadače £ v závislosti na řídicích signálech přivedených z šestého výstupu 01 OF řídicí sběrnice 010 na třetí vstup C8 přepínače £. Na výstupu 4A sčítačky £ se objeví výsledný součet, který se zapíše prostřednictvím prvního A6 prvního střadače £ do tohoto střadače nebo prostřednictvím prvního vstupu A7 druhého střadače £ do tohoto střadače nebo do obou těchto střadačů v závislosti na řídicích signálech přivedených ze čtvrtého výstúpu 010D řidiči sběrnice 010 na druhý vstup B6 prvního střadače £ a z pátého výstupu 01 OE řídicí sběrnice 010 na druhý vstup B7 druhého střadače £.

Druhá instrukce předepisuje sečtení obsahu prvního střadače £ nebo druhého střadače 7 s konstantou Κθ obsaženou na druhém vstupuBO aritmetické jednotky a uložení výsledku operace do prvního střadače £ nebo do druhého střadače £ nebo do obou těchto- střadačů. Při této operaci pracuje ari tmetická'j ednotka s výpočetním rozsahem modulo M = 2ⁿ⁺'- K^, kde < 2ⁿ, takže při překročení výpočetního rozsahu se provádí korekce přičtením korekční konstanty K^.

Možnost provedení operace je vázána podmínkou, že konstanty K_Q a vyjádřené jako dvojková čísla nesmějí obsahovat binární jedničky na shodných řádových místech. Pokud nedojde k překročení výpočetního rozsahu, probíhá tato operace stejně jako operace předepsaná první instrukcí pouze s tím rozdílem, že jeden z operandů je přiveden na druhý vstup BO aritmetické jednotky, Pokud dojde k překročení výpočetního rozsahu, je překročeni výpočetního rozsahu detekováno v korekčních obvodech £ na základě signálů přivedených na jejich první vstup A5 připojený k prvnímu výstupu A4 sčítačky 4. V korekčních obvodech £ se v tomto případě generuje korekční konstanta která se z jejich prvního výstupu '5A přivede na třetí vstup C1 multiplexoru £ spolu s operandem z druhého vstupu BO aritmetické jednotky. Operace se ukončí zápisem výsledku do prvního střadače £ nebo druhého střadače T_ nebo do obou těchto střadačů stejně jako při operaci předepsané první instrukcí.

Třetí instrukce předepisuje zápis operandu z třetího vstupu CO aritmetické jednotky buJ do registru vztažné hodnoty jiného do prvního střadače £ nebo do druhého střadače £ nebo do _ obou těchto střadačů. Při zápisu operandu z třetího vstupu CO aritmetické jednotky do registru vztažné hodnoty 2 se zápis uskuteční prostřednictvím prvního vstupu A2 registru vztažné hodnoty 2, připojeného k třetímu vstupu CO aritmetické jednotky. Zápis je řízen řídicím signálem přivedeným z prvního výstupu 01OA řídicí sběrnice 01Ó na druhý vstup B2 registru vztažné hodnoty 2. Při zápisu operandu z třetího vstupu CO aritmetické jednotky do prvního střadače 6 nebo do druhého střadače £ nebo do obou těchto střadačů se řídicími signály přivedenými z druhého výstupu 01 OB řídicí sběrnice 010 na první vstup A1 multiplexoru £ adresuje jeho čtvrtý vstup D1, který je připojen na třetí vstup CO aritmetické jednotky, odkud se operand prostřednictvím výstupu 1A multiplexoru £ přivede na prvni vstup A4 sčítačky £, na jejíž druhý vstup B4 se přivede konstanta K = 0 z výstupu 8A přepínače £, předepsaná řídicími signály přivedenými z šestého výstupu 01 OF řídicí sběrnice 010 na třetí vstup C8 tohoto přepínače.

Z výstupu 4A sčítačky 4 se zapisuje nezměněný operand z jejího prvního vstupu A4 bud prostřednictvím vstupu A6 prvního střadače £ do prvního střadače £ nebo prostřednictvím prvního vstupu A7 druhého střadače £ do druhého střadače £ nebo do obou těchto střadačů v závislosti na řídicích signálech přivedených ze čtvrtého výstupu 01 OD řídicí sběrnice 010 na druhý vstup B£ prvního střadače £ a z pátého výstupu 010E řídicí sběrnice 010 na druhý vstup B7 druhého střadače 7. čtvrtá instrukce předepisuje komparací obsahu registru vztažné hodnoty s obsahem prvního střadače £ nebo druhého střadače 7_. Při této komparaci se řídicími signály na prvním vstupu AI multiplexorů£ vybere jeho pátý vstup E1 . Prostřednictvím tohoto vstupu a výstupu 2A registru vztažné hodnoty 2_ se dvojkový doplněk obsahu registru vztažné hodnoty 2 přivede z výstupu ΊΑ multiplexorů £ na první vstup Ά4 sčítačky £. Na druhý vstup B4 této sčítačky se prostřednictvím výstupu 8A přepínače £ a buS prvního vstupu A8 tohoto přepínače a výstupu 6A prvního střadače' 6 nebo druhého vstupu B8 přepínače 8\a výstupu 7A druhého střadače 7_ přivede bu3 obsah prvního střadače £ nebo obsah druhého střadače 7. Operandy na prvním vstupu A4 a na druhém vstupu B4 sčítačky 4 se ve sčítačce £ sečtou a výsledek se z výstupu 4A sčítačky £ přivede na první vstup A5 korekčních obvodů 5. V korekčních obvodech 5 se vyhodnotí výsledek komparace, který se přivede z druhého výstupu5B korekčních obvodů 5 na druhý výstup 0B_ aritmetické jednotky.

Pro aplikace v zobrazovacích jednotkách je výhodné volit posloupnost řídicích signálů přivedených na čtvrtý vstup DO, pátý vstup E0 a šestý vstup F0 aritmetické jednotky tak, aby byl pracovní takt aritmetické jednotky rozdělen do dvou fází. V první fázi se pak provádí první, druhá nebo třetí instrukce předepisovaná buí řadičem,nebo technickými prostředky, v druhé fázi se pak vždy provádí čtvrtá instrukce předepisovaná technickými prostředky. Vyhodnocení výsledku komparace provedené čtvrtou instrukcí se provádí buJ technickými prostředky a na základě vyhodnocení se například na stínítku obrazovky zobrazuje kursor, nebo se toto vyhodnocení provádí řadičem, který na základě tohoto vyhodnocení provádí podmíněné skoky v programu.

Zapojení podle vynálezu umožňuje rozšířit soubor instrukcí ještě o další možné instrukce, které v souvislosti s příkladovým provedením nebylo možno uvést, které jsou však na podkladě celkového popisu řešení vynálezu vyvoditelné, a volbou jejich posloupnosti zajištovat ostatní možné činnosti požadované v zobrazovacích, tiskacích a jiných zařízeních.

Claims (1)

1. Zapojení aritmetické jednotky, zejména pro zobrazovací a tiskací zařízení, sestávající z multiplexorů, registru vztažné hodnoty, řídicích obvodů, sčítačky, korekčních obvodů, prvního střadače, druhého střadače, přepínače a řídicí sběrnice, vyznačené tím, že multiplexor /1/ je svým prvním vstupem /A,/ připojen k druhému výstupu /Q10B/ řídicí sběrnice /010/, svým druhým vstupem /B1/ je připojen k prvnímu vstupu /AO/ aritmetické jednotky, svým třetím vstupem /01/ je připojen k prvnímu výstupu Hici korekčních obvodů /5/ a k druhému vstupu /BO/ aritmetické jednotky, svým čtvrtým vstupem /Dl/ je připojen k třetímu vstupu /00/ aritmetické jednotky a k prvnímu vstupu /A2/ registru vztažné hodnoty /2/ a svým pátým vstupem /E1/ je připojen k výstupu /2A/ registru vztažné hodnoty /2/, zatímco jeho výstup /1A/ je připojen k prvnímu vstupu /A4/ sčítačky /4/, přičemž registr vztažné hodnoty /2/ je svým druhým vstupem /B2/ připojen k prvnímu výstupu /010A/ řídicí sběrnice /010/, řídicí obvody /3/ jsou svým prvním vstupem /A3/ připojeny ke čtvrtému vstupu /DO/ aritmetické jednotky, svým druhým vstupem /B3/ jsou připojeny k pátému vstupu /E0/ aritmetické jednotky a svým třetím vstupem /03/ jsou připojeny k šestému vstupu /F0/ aritmetické jednotky, zatímco jejich výstup /3A/ je připojen k prvnímu vstupu /A010/ řídicí sběrnice /010/, přičemž sčítačka /4/ je svým druhým vstupem /B4/ připojena k výstupu /8A/ přepínače /8/, zatímco její výstup /4A/ je připojen k prvnímu vstupu Ik5l korekčních obvodů /5/, k prvnímu vstupu /A6/ prvního střadače /6/ a k prvnímu vstupu /A7/ druhého střadače /7/, přičemž druhý vstup /BS/ korekčních obvodů je připojen k třetímu výstupu /0100/ řídicí sběrnice /010/ a jejich druhý výstup /5B/ je připojen k druhému výstupu /OB/ aritmetické jednotky, přičemž první střadač /6/ je svým druhým vstupem /B6/ připojen ke čtvrtému výstupu /010D/ řídicí sběrnice /010/ a jeho výstup /6A/ je připojen k prvnímu vstupu /A8/ přepínače /8/, přičemž druhý střadač /7/ je svým druhým vstupem /B7/ připojen k pátému výstupu /010E/ řídicí sběrnice /010/ a jeho výstup /7A/ je připojen k druhému vstupu /B8/ přepínače /8/, přičemž přepínač /8/ je svým třetím vstupem /08/ připojen k šestému výstupu /010F/ řídicí sběrnice /010/ a jeho výstup /8A/ je připojen k prvnímu výstupu /A0/ aritmetické jednotky. ___