CS201416B1

CS201416B1 - Connection of simulator of solid programmable memories

Info

Publication number: CS201416B1
Application number: CS660378A
Authority: CS
Inventors: Jiri Kristen
Original assignee: Jiri Kristen
Priority date: 1978-10-11
Filing date: 1978-10-11
Publication date: 1980-11-28

Description

Tento nedostatek odstraňuje zapojení simulátoru podle vynálezu, .jehož podstatou je zapojení adresových vstupů operační paměti přes binární čítač s paralelními vstupy a zapojení ovládacích vstupů přes generátor hodin a převodník programovacích impulsů a přes přepínač simulovaných závad a dále zapojení výstupů operační paměti přes přepínač simulovaných závad na výstupní špičky simulátoru, přičemž vstupy přepínače a generátoru hodin jsou ovládány logickými úrovněmi.This drawback eliminates the connection of the simulator according to the invention, which consists in connecting the address inputs of the operating memory via a binary counter with parallel inputs and connecting the control inputs via the clock generator and the programming pulse converter and via the simulated fault switch. Simulator output peaks, with the switch and clock generator inputs being controlled by logic levels.

Podstata zapojení simulátoru pevných programovatelných pamětí, sestávající z operační paměti, binárního čítače s paralelními vstupy, generátoru hodin, převodníku programovacího impulsu ia přepínače simulovaných závad podle vynálezu spočívá v tom, že jeho první až pátá vstupní špička jsou spojeny s prvním až pátým paralelním vstupem binárního čítače, jehož první až pátý výstup je připojen na první až pátý adresový vstup operační paměti, jejíž první až osmý výstup je spojen s prvním až osmým vstupem přepínače, jehož první až osmý výstup je spojen s první až osmou výstupní špičkou simulátoru ,a devátý až šestnáctý výstup přepínače je spojen s prvním až osmým hradlovacím vstupem operační paměti, přičemž alespoň dvě vstupní špičky simulátoru jsou spojeny s chybovými vstupy přepínače a šestá vstupní špička simulátoru je spojena se vstupem generátoru hodin, jehož první výstup je spojen s hodinovým vstupem binárního čítače a druhý výstup je spojen se společným vstupem informačních dat operační paměti, zatímco další společný vstup pro zápis do operační paměti je spojen s výstupem převodníku úrovně programovacího impulsu, jehož vstup je spojen se sedmou vstupní špičkou simulátoru a třetí společný hradlovací vstup operační paměti je spojen s osmou vstupní špičkou simulátoru.The principle of a programmable memory simulator consisting of operating memory, a binary counter with parallel inputs, a clock generator, a programming pulse converter and a simulated fault switch according to the invention is that its first to fifth input peaks are connected to the first to fifth parallel input of binary a counter whose first to fifth output is connected to the first to fifth address input of the memory, whose first to eighth output is connected to the first to eighth input of the switch, whose first to eighth output is connected to the first to eighth output peak of the simulator, the sixteenth output of the switch is coupled to the first to eighth gateway inputs of the operating memory, wherein at least two input peaks of the simulator are connected to the error input of the switch and the sixth input peak of the simulator is connected to the input of the clock generator. the output is connected to the clock input of the binary counter and the second output is connected to the common input of the operating memory information, while another common input to the operating memory is connected to the output of the programming pulse level converter. the common gateway input of the operating memory is connected to the eighth input peak of the simulator.

Toto zapojení umožňuje nahrávání obsahu do operační paměti, podmíněné splněnými parametry programovacího cyklu (při simulaci programování) a pomocí povelů, přivedených na vstup přepínače simulovaných závad umožňuje simulaci chybových stavů, tj. stavů, při kterých je na výstupu operační paměti jiný obsah, než nahrávaný. Spuštěním generátoru hodin je možné operační paměť přehrát do dvou základních stavů, tj. obsah samé „1“, nebo samé „0“.This connection allows loading of the content into the operating memory, conditioned by the fulfilled parameters of the programming cycle (during programming simulation) and by means of commands brought to the input of the simulated fault switch enables the simulation of error states. . By starting the clock generator, the operating memory can be played back into two basic states, ie the content of "1" or "0".

Příkladné zapojení simulátoru pevných programovatelných pamětí pro kapacitu 256 bitů s organizací 32 X 8 je znázorněno na výkrese.An exemplary connection of a 256-bit programmable memory simulator with a capacity of 32 X 8 is shown in the drawing.

Simulátor sestává z binárního čítače 051, operační paměti 052, přepínače 053 simulovaných závad, generátoru 054 hodin a převodníku 055 úrovně programovacího impulsu. Adresové signály se přivádí na první až pátou vstupní špičku 1, 2, 3, 4, 5 simulátoru, které jsou spojeny s prvním až pátým vstupem 01, 02, 03, 04, 05 binárního čítače 051, jehož první až pátý výstup 010, 020, 030, 040, 050 je spojen s prvním až pátým adresovým vstupem 11, 12, 13, 14, 15 operační paměti 052, jejíž první až osmý výstup 011, 012, 013, 014, 015, 016, 017, 018 je spojen s prvním až osmým vstupem 31, 32, 33, 34, 35, 36, 37, 38 přepínače 053, jehož první až osmý výstup 021, 022, 023, 024, 025, 026, 027, 028 je spojen s první až osmou výstupní špičkou 041, 042, 043, 044, 045, 046, 047, 048 simulátoru a devátý až šestnáctý výstup 031, 032, 033, 034, 035, 036, 037, 038 přepínače 035 je spojen s prvním až osmým hnadlovacím vstupem 21, 22, 23, 24, 25, 26, 27, 28 operační paměti 052, přičemž alespoň dvě vstupní špičky 9, 10 simulátoru jsou spojeny s chybovými vstupy 29, 30 přepínače 053 a šestá vstupní špička 6 simulátoru je spojena se vstupem 06 generátoru 054 hodin, jehož první výstup 060 je spojen s hodinovým vstupem 08 binárního čítače 051 a druhý výstup 080 je spojen se společným vstupem 16 informačních dat operační paměti 052, zatímco další společný vstup 17 pro zápis do operační paměti je spojen s výstupem 070 převodníku 055 úrovně programovacího impulsu, jehož vstup 07 je spojen se sedmou vstupní špičkou 7 simulátoru a třetí společný hradlovací vstup 18 operační paměti 052 je spojen s osmou vstupní špičkou 8 simulátoru. Binární čítač 051 umožňuje svými paralelními vstupy nastavení prvého až pátého adresového vstupu 11, 12, 13, 14, 15 operační paměti 052 pomocí logických úrovní, přivedených na první až pátou vstupní špičku 1, 2, 3, 4, 5 simulátoru nebo sekvenční adresování operační paměti 052 pomocí povelu, přivedeného na vstupní špičku simulátoru 6, ovládajícího generátor 054 hodin. Generátor 054 hodin jednak generuje hodinové impulsy, přivedené na vstup 08 binárního čítače 051, jednak impuls požadované polarity pro záznam informace samé „1“ nebo samé „0“, přivedený na vstup 16 operační paměti 052. Převodník 055 zhodnocuje šířkově i amplitudově parametry programovacího impulsu, přivedeného na vstup 07, přičemž na jeho výstupu se jen při kladném zhodnocení objevuje povel pro záznam do operační paměti 052, podmíněný otevřením vstupů paměti hradlovacím impulsem, přivedeným na vstupní špičku 8 simulátoru, spojenou se vstupem 18 operační paměti 052. Přepínač 053 umožňuje pomocí povelů na jeho vstupech 9, 10 simulaci závad zásahem do úrovně vstupů operační paměti 052.The simulator consists of a binary counter 051, a memory 052, a simulated fault switch 053, a clock generator 054, and a programming pulse level converter 055. The address signals are applied to the first to fifth input peaks 1, 2, 3, 4, 5 of the simulator, which are connected to the first to fifth inputs 01, 02, 03, 04, 05 of the binary counter 051, whose first to fifth outputs are 010, 020 030, 040, 050 is coupled to the first to fifth address inputs 11, 12, 13, 14, 15 of the memory 052, whose first to eighth outputs 011, 012, 013, 014, 015, 016, 017, 018 are connected to first to eighth inputs 31, 32, 33, 34, 35, 36, 37, 38 of switch 053 whose first to eighth outputs 021, 022, 023, 024, 025, 026, 027, 028 are connected to the first to eighth output peaks 041, 042, 043, 044, 045, 046, 047, 048 of the simulator and the 9th to 16th outputs of 031, 032, 033, 034, 035, 036, 037, 038 of switch 035 are coupled to the first to eighth hooking inputs 21, 22, 23, 24, 25, 26, 27, 28 of the operating memory 052, wherein at least two simulator input tips 9, 10 are coupled to the error inputs 29, 30 of the switch 053 and the The 100th simulator input peak 6 is coupled to input 06 of the 054 clock generator, whose first output 060 is coupled to the clock input 08 of the binary counter 051 and the second output 080 is coupled to the common input 16 of the data of the operating memory 052. to the operating memory is connected to the output 070 of the programming pulse level converter 055 whose input 07 is connected to the seventh input peak 7 of the simulator and the third common gating input 18 of the operational memory 052 is connected to the eighth input peak 8 of the simulator. The binary counter 051 allows, through its parallel inputs, the setting of the first to the fifth address inputs 11, 12, 13, 14, 15 of the memory 052 by logical levels applied to the first to the fifth input peaks 1, 2, 3, 4, 5 of the simulator. memory 052 by a command applied to the input tip of the simulator 6 controlling the generator 054. Clock generator 054 generates clock pulses applied to input 08 of binary counter 051 and pulse of required polarity to record information "1" or "0", applied to input 16 of operating memory 052. Converter 055 evaluates the pulse width and amplitude parameters connected to input 07, and at its output only upon positive evaluation appears a command for recording into the operating memory 052, conditioned by the opening of the memory inputs by a gating pulse applied to the simulator input tip 8 connected to the input 18 of the operating memory 052. commands on its inputs 9, 10 to simulate faults by interfering with the input level of the operating memory 052.

Uvedený příklad zapojení simulátoru pevných programovatelných pamětí může být aplikován u pamětí s libovolnou kapacitou a různou organizací. Kromě výhod, uvedených na začátku tohoto popisu může být simulátor podle vynálezu s výhodou využit při ručním programování pevných programovatelných pamětí jako zásobní paměť programovaného obsahu s možností změny (opravy) obsahu ještě před vlastním programováním, tj. před destrukcí pevné programovatelné paměti.The example of wiring the simulator of fixed programmable memories can be applied to memories of arbitrary capacity and different organization. In addition to the advantages mentioned at the beginning of this description, the simulator according to the invention can be advantageously used in manual programming of fixed programmable memories as a programmed content storage with the possibility to change (repair) the content before programming itself, i.e. before the destruction of the fixed programmable memory.

Claims

SUBJECT OF THE INVENTION

Wiring of a programmable fixed memory simulator, consisting of operating memory, a binary counter with parallel inputs, a clock generator, a programming pulse converter and a simulated fault switch, characterized in that its first to fifth input peaks (1, 2, 3, 4, 5) are connected to the first to fifth parallel inputs (01, 02, 03, 04, 05) of the binary counter (051), whose first to fifth outputs (010, 020, 030, 040, 050) are connected to the first to fifth address inputs ( 11, 12, 13, 14, 15) of the operating memory (052), whose first to eighth outputs (011, 012, 013, 014, 015, 016, 017, 018) are connected to the first to eighth inputs (31, 32, 33, 34, 35, 36, 37, 38) of a switch (053) whose first to eighth outputs (021, 022, 023, 024, 025, 026, 027, 028) are connected to the first to eighth output peaks (041, 042, 043, 044, 045, 046, 047, 048) of the simulator and the ninth to sixteenth output (031, 032, 033, 034,

035, 036, 037, 038) of the switch (053) is connected to the first to eighth inputs (21, 22, 23, 24, 25, 26, 27, 28) of the operating memory (052), wherein at least two input peaks (9, 10) the simulator is connected to the error inputs (29, 30) of the switch (053) and the sixth input peak (6) of the simulator is connected to the input (06) of the clock generator (054) whose first output (060) is connected to the clock input ( 08) of the binary counter (051) and the second output (080) is connected to a common input (16) of the data of the operating memory (052), while another common input (17) for the write to the operational memory is connected to the output (070) of the converter. A programming pulse level whose input (07) is coupled to the seventh input peak (07) and the third-common gating input (18) of the operating memory (052) is coupled to the eighth input peak (8) of the simulator.