CS201414B1

CS201414B1 - Connection of the combined shift and binary register

Info

Publication number: CS201414B1
Application number: CS656878A
Authority: CS
Inventors: Jiri Kristen
Original assignee: Jiri Kristen
Priority date: 1978-10-10
Filing date: 1978-10-10
Publication date: 1980-11-28

Description

Předmětem vynálezu je zapojení kombinovaného posouvacího a binárního registru se sériovými a paralelními vstupy a sériovými .a paralelními výstupy, který současně může zastávat funkci binárního čítače podle požadovaného režimu.It is an object of the invention to provide a combined shift and binary register with serial and parallel inputs and serial and parallel outputs, which can simultaneously act as a binary counter according to the desired mode.

Dosud používaná zapojení přepínala signál z běžného posouvacího registru nebo binárního čítače na výstup pomocí multiplexních obvodů. Při požadavku čítat od nahraného čísla byla nutnost předem nastavit čítač od nahraného čísla podle obsahu registru a po přepnutí multiplexních obvodů pokračovat v čítání binárním registrem. To znamenalo složité přepínání se současným nahráváním obsahu do čítače.The circuits used so far have switched the signal from a common shift register or binary counter to the output using multiplexing circuits. When requesting to count from the recorded number, it was necessary to set the counter from the recorded number in advance according to the contents of the register and to continue reading the binary register after switching the multiplexing circuits. This meant complex switching with simultaneous uploading of content to the counter.

Výše uvedené nedostatky jsou odstraněny kombinací vícenásobného posouvacího registru s jednoduchými multiplexními obvody, vřazenými přímo na vstupy klopných obvodů posouvacích registrů. Zapojení podle vynálezu umožňuje činnost registru v obou uvedených režimech (to je jako posouvací registr s paralelními vstupy a sériovými výstupy nebo asynchronní binární čítač) podle signálu řídícího multiplexní obvody.The above drawbacks are overcome by combining a multiple shift register with simple multiplexing circuits incorporated directly at the inputs of the shift register flip-flops. The circuitry of the invention allows the register to operate in both modes (i.e., a shift register with parallel inputs and serial outputs, or an asynchronous binary counter) according to the signal controlling the multiplexing circuits.

Zapojení kombinovaného posouvacího a binárního registru, sestávajícího alespoň ze čtyř klopných obvodů, multiplexorů vstupů klopných _a jS&wtw řítoítw přepínače podle vynálezu spočívá v tom, že paralelní první a druhá vstupní špička registru je připojena na vstup V prvního a druhého multiplexoru, zatímco jejich výstupy D jsou připojeny na vstupy D dvou prvních klopných obvodů, kdežto výstupy těchto dvou klopných obvodů jsou zpětnou vazbou spojeny se vstupy W prvních dvou multiplexorů, s prvními dvěma výstupními špičkami registru se vstupy V dalších dvou multiplexorů, zatímco výstupy D těchto dalších dvou multiplexorů jsou spojeny se vstupy D dalších dvou klopných obvodů a výstupy z těchto dalších dvou klopných obvodů jsou opět zpětnou vazbou spojeny se vstupy W druhých dvou multiplexorů a s třetí a čtvrtou výstupní špičkou registru, přičemž třetí vstupní špička registru je spojena se vstupem S řídicího přepínače, výstup SC řídicího přepínače je propojen se vstupy SC všech multiplexorů a pátá vstupní špička registru je spojena se vstupem RE řídicího přepínače a odtud je výstup R propojen se vstupy R všech multiplexorů, zatímco čtvrtá vstupní špička registru je spojena se vstupem H řídicího přepínače a odtud je výstup VT1 propojen se vstupem VT čtvrtého multiplexorů a z tohoto multiplexorů je výstup WT spojen se vstupem VT třetího multiplexoru a dále výstup WT tohoto multiplexoru je spojen se vstupem VT druhého multiplesoru a konečně výstup WT tohoto multiplexoru je spojen se vstupem VT prvního multiplexoru, přičemž hodinové vstupy všech klopných obvodů jsou spojeny s C výstupy jim příslušných multiplexorů.The connection of a combined shift and binary register consisting of at least four flip-flops, flip-flop input multiplexers, _and jw & wtw of the switch according to the invention is that the parallel first and second register input peaks are connected to input V of the first and second multiplexers while their outputs D are connected to the inputs D of the first two flip-flops, while the outputs of the two flip-flops are feedback coupled to the inputs W of the first two multiplexers, with the first two output peaks of the register with inputs V of the other two multiplexers, D of the other two flip-flops and the outputs of the other two flip-flops are again coupled to the inputs W of the second two multiplexers and the third and fourth output peaks of the register, the third input peak of the register being connected to the input S of the control switch, the SC switch output is coupled to the SC inputs of all multiplexers and the fifth register entry point is coupled to the control switch RE, and from there the R output is coupled to the R inputs of all multiplexers, while the fourth register register point is coupled to the control switch input and from there the output VT1 is connected to the VT input of the fourth multiplexer, and from this multiplexer the WT output is connected to the VT input of the third multiplexer, and the WT output of the multiplexer is connected to the VT input of the second multiplexer. wherein the clock inputs of all flip-flops are coupled to the C outputs of their respective multiplexers.

Takto zapojeným registrem je usnadněno přepínání mezi oběma režimy kombinovaného registru, pro které stačí změnit stavově jen jednu logickou úroveň. Současně dochází k úspoře některých prvků, ze kterých by se dva odlišné přepínané registry skládaly.This register makes it easier to switch between the two modes of the combined register, for which it is sufficient to change only one logical level. At the same time, some elements are saved, which would consist of two different switched registers.

Na přiloženém výkrese je znázorněn příklad zapojení kombinovaného vícenásobného posouvacího registru s binárním čítačem.The attached drawing shows an example of the connection of a combined multiple shift register with a binary counter.

Zapojení kombinovaného posouvacího a binárního registru sestává alespoň ze čtyř klopných obvodů 200, 210, 220, 230, multiplexorů 100, 110, 120, 130 vstupů klopných obvodů a jednoho řídicího přepínače 140. Spočívá v tom, že první a druhá vstupní špička 1, 2 registru je spojena se vstupem V 04, 14 prvních dvou multiplexorů 100, 110, zatímco jejich výstupy D 006, 016 jsou spojeny se vstupy D 06, 16 prvních dvou klopných obvodů 200, 210, kdežto výstupy 008, 018 těchto dvou klopných obvodů 200, 210 jsou ve zpětné vazbě propojeny jednak se vstupy W 01, 11 prvních dvou multiplexorů 100, 110, jednak s prvními dvěma výstupními špičkami 7, 9 registru a konečně se vstupy V 24, 34 druhých dvou multiplexorů 120, 130, zatímco výstup D 026, 036 těchto druhých dvou multiplexorů 120, 130 jsou spojeny se vstupy D 26, 36 druhých dvou klopných obvodů 220, 230 a výstupy 028, 038 z těchto druhých dvou klopných obvodů 220, 230 jsou opět ve zpětné vazbě spojeny jednak se vstupy W 21, 31 druhých dvou multiplexorů 120, 130 a jednak se třetí a čtvrtou výstupní špičkou 6, 8 registru, přičemž hodinový signálThe combination of the shift and binary registers comprises at least four flip-flops 200, 210, 220, 230, flip-flop multiplexers 100, 110, 120, 130 and one control switch 140. The first and second input peaks 1, 2 the registers are connected to inputs 04, 14 of the first two multiplexers 100, 110, while their outputs D 006, 016 are connected to inputs D 06, 16 of the first two flip-flops 200, 210, while the outputs 008, 018 of the two flip-flops 200, 210 are coupled to the inputs W 01, 11 of the first two multiplexers 100, 110, the first two output peaks 7, 9 of the register, and the inputs V 24, 34 of the second two multiplexers 120, 130 while the output D 026, 036 of the second two multiplexers 120, 130 are connected to the inputs D 26, 36 of the other two flip-flops 220, 230 and the outputs 028, 038 of the second two flip-flops 220, 230 are again connected to the inputs W 21, 31 of the second two multiplexers 120, 130 and to the third and fourth output peaks 6, 8 of the register, the clock signal

S ze třetí vstupní špičky 3 registru je přiveden na vstup S 41 řídicího přepínače 140, odkud jako signál SC je z výstupu SC 041 propojen se vstupy SC 03, 13, 23, 33 všech multiplexorů 100', 110, 120, 130 a signál režimu RE z páté vstupní špičky 5 registru je propojen se vstupem RE 43 řídícího přepínače 140 a odtud jako signál R je z výstupu R 043 propojen se vstupy R 02, 12, 22, 32 všech multiplexorů 100, 110, 120, 130 zatímco hodinové impulsy ze čtvrté vstupní špičky 4 registru jsou připojeny na vstup H 42 řídicího přepínače 140 a odtud jako hodinové impulsy pro čítání vedou z výstupu VT 1 042 na vstup VT 35 čtvrtého multiplexoru 130 a z tohoto multiplexoru 130 vydělený signál vede z výstupu WT 039 na vstup VT 25 třetího multiplexoru 120 a dále z výstupu WT 029 na vstup VT 15 druhého multiplexoru 110 a konečně z výstupu WT 019 na vstup VT 05 prvního multiplexoru 100, na jehož výstupu WT 009 se objeví nejvyšší binární řád. Hodinové impulsy pro všechny klopné obvody 200, 210, 220, 230 jsou přivedeny z výstupů C 007, 017, 027, 037 jim příslušných multiplexorů 100, 110, 120, 130 na vstupy C 07, 17, 27, 37 klopných obvodů 200, 210, 220, 230.S from the third register input point 3 is applied to input S 41 of the control switch 140, from which as SC signal it is connected from SC 041 output to SC 03, 13, 23, 33 inputs of all multiplexers 100 ', 110, 120, 130 and mode signal The RE of the fifth register input peak 5 is coupled to the RE 43 input of the control switch 140 and from there as the R signal from the R 043 output is connected to the inputs R 02, 12, 22, 32 of all multiplexers 100, 110, 120, 130 the fourth register input peaks 4 are connected to input H 42 of control switch 140, and from there as clock counting pulses from VT 1,042 to VT 35 of fourth multiplexer 130, and from this multiplexer 130 the signal separated from WT 039 to VT 25 multiplexer 120 and further from output WT 029 to input VT 15 of the second multiplexer 110 and finally from output WT 019 to input VT 05 of the first multiplexer 100, at whose output WT 009 the highest b Inární řád. Clock pulses for all flip-flops 200, 210, 220, 230 are supplied from outputs C 007, 017, 027, 037 and their respective multiplexers 100, 110, 120, 130 to inputs C 07, 17, 27, 37 flip-flops 200, 210 , 220, 230.

Pro uchování informace v registru slouží alespoň 4 klopné obvody 200, 210, 220, 230.At least 4 flip-flops 200, 210, 220, 230 serve to store the information in the register.

Jejich výstupy D 06, 16, 26, 36 a vstupy C 07, 17, 27, 37 jsou ovládány výstupy D 006, 016, 026, 036 a výstupy C 007, 017, 027, 037 multiplexorů 100, 110, 120, 130. Při sériovém přenosu jsou vstupní špičky 1, 2 registru se vstupními daty spojeny se vstupy V 04, 14 multiplexorů 100, 110, uvnitř multiplexorů 100, 110 jsou spojeny s jejich výstupy D 006, 016, takže vstupují do klopných obvodů 200, 210 na vstupech D 06, 16, vystupují z klopných obvodů 200,210, do vstupů následujících klopných obvodů 220, 230 prostřednictvím multiplexorů 120, 130 zatímco hodinový signál S, přicházející na vstupní špičku 3 registru je přiveden na vstup S 41 řídicího přepínače 130, ve kterém je propojen na výstup SC 041 a odtud rozveden na všechny vstupy SC 03, 13, 23, 33 multiplexorů 100, 110, 120, 130, ve kterých je propojen na výstupy C 007, 017, 027, 037 multiplexorů 100, 110, 120, 130 a z nich pak do vstupů C 07, 17, 27, 37 kopných obvodů 200, 210, 220, 230, takže dochází k sériovému naplnění registru vstupními daty, které se objeví na výstupech 028, 038 klopných obvodů 220, 230 a současně na výstupních špičkách 6, 8 registru. Při změně logické úrovně na vstupní špičce 5 registru spojené se vstupem R 43 řídicího přepínače 140 se změní režim posouvacího registru na binární čítač, neboť se jednak uskuteční zpětná vazba u jednotlivých klopných obvodů tím, že se spojí jejich výstupy 008, 018, 028, 038 se vstupy D 06, 16, 26, 36 klopných obvodů 200, 210, 220, 230 prostřednictvím multiplexorů 100, 110, 120, 130 a jednak, že na hodinový vstup C 37 prvního klopného obvodu 230 je přiveden přes multiplexor 130 z jeho vstupu VT 35 na jeho výstup C 037 hodinový signál H ze vstupní špičky 4 registru přes řídicí přepínač 140 a jeho vstup H 42 a výstup VT1 042, jednak že výstup WT 039 multiplexoru 130, představující nej nižší binární řád je přiveden na vstup VT 25 dalšího multiplexoru 120 .a jeho prostřednictvím přes výstup C 027 na hodinový vstup C 27 druhého klopného obvodu 220 až na výstup WT 029 multiplexoru 120, představujícího vyšší adresový řád a dále že výstup WT 029 multiplexoru 120 je spojen se vstupem VT 15 dalšího multiplexoru 110, z jehož výstupu C 017 jde dělený hodinový signál do vstupu C 17 třetího klopného obvodu 210 a z výstupu WT 019 multiplexoru 110, představujícího další vyšší binární řád, jde hodinový signál do vstupu VT 05 posledního multiplexoru 100, na jehož výstupu WT 009 se objeví nejvyšší binární řád.Their outputs D 06, 16, 26, 36 and inputs C 07, 17, 27, 37 are controlled by outputs D 006, 016, 026, 036 and outputs C 007, 017, 027, 037 of multiplexers 100, 110, 120, 130. In serial transmission, the input peaks 1, 2 of the input data register are connected to inputs V 04, 14 of the multiplexers 100, 110, inside the multiplexers 100, 110 are connected to their outputs D 006, 016 so that they enter the flip-flops 200, 210 at the inputs D 06, 16, output from flip-flops 200,210, to the inputs of subsequent flip-flops 220, 230 via multiplexers 120, 130, while the clock signal S arriving at register input tip 3 is applied to input S 41 of control switch 130 in which it is connected to output SC 041 and from there distributed to all inputs SC 03, 13, 23, 33 multiplexers 100, 110, 120, 130, in which it is connected to outputs C 007, 017, 027, 037 multiplexers 100, 110, 120, 130 and from them then to inputs C 07, 17, 27, 37 210, 220, 230, so that the register is filled in series with the input data that appears at the outputs 028, 038 of the flip-flops 220, 230 and at the output peaks 6, 8 of the register. When the logic level at the register input peak 5 associated with input R 43 of the control switch 140 is changed, the shift register mode is changed to a binary counter, since on the one hand feedback is provided on each flip-flop by connecting their outputs 008, 018, 028, 038 with inputs D 06, 16, 26, 36 flip-flops 200, 210, 220, 230 via multiplexers 100, 110, 120, 130 and second, that clock input C 37 of first flip-flop 230 is fed via multiplexer 130 from its VT input 35 to its output C 037 the clock signal H from the register input tip 4 through the control switch 140 and its input H 42 and the output VT1 042, and that the WT 039 of the multiplexer 130 representing the lowest binary order is input to the VT 25 of the other multiplexer 120 and through it via output C 027 to clock input C 27 of second flip-flop 220 to output WT 029 of multiplexer 120, representing and the output WT 029 of the multiplexer 120 is coupled to the input VT 15 of another multiplexer 110, from whose output C 017 the split clock signal goes to input C 17 of the third flip-flop 210, and output WT 019 of the multiplexer 110 representing the next higher binary order. , the clock signal goes to the VT 05 input of the last multiplexer 100, whose output WT 009 displays the highest binary order.

Popsaného zapojení posouvacího a binárního registru s volbou funkce se využívá jako adresového a data-registru programovaěů pevných polovodičových pamětí při režimech nahrávání a kontrole z děrné pásky, nahrávání a kontrole z etalonu, nahrávání a kontrole ručně a je možno ho využít všude tam, kde je třeba kombinace funkce posouvacího registru a binárního čítače.The described function selection shift and binary registers are used as address and data registers of fixed semiconductor memory programmers in punched tape recording and checking, recording and checking from standard, recording and checking manually, and can be used wherever it is such as a combination of a shift register function and a binary counter.

Claims

SUBJECT OF THE INVENTION

A combined shift and binary register comprising at least four flip-flops, flip-flop multiplexers, and one control switch, characterized in that the first and second register input peaks (1, 2) are connected to the input V (04, 14) of the first two multiplexers (100, 110), while their outputs D (006, 016) are connected to inputs D (06, 16) of the first two flip-flops (200, 210), while the outputs (008, 018) of the two flip-flops (200 210) are connected to inputs W (01, 11) of the first two multiplexers (100, 110), to the first two output peaks (7, 9) of the register and finally to inputs V (24, 34) of the second two multiplexers (120, 110). 130) while the outputs D (026, 036) of the second two multiplexers (120, 130) are coupled to the inputs D (26, 36) of the other two flip-flops (220, 230) and the outputs (028, 038) of the other two flip-flops The circuits (220, 230) are again connected to the inputs W (21, 31) of the second two multiplexers (120, 130) and the third and fourth register output peaks (6, 8), the third register input peak (3) being connected to the input S (41) of the control switch (140), the control switch output SC (041) is coupled to the SC (03, 13, 23, 33) inputs of all multiplexers (100, 110, 120, 130) and the fifth input peak (5) is coupled to the control switch input RE (43) ( 140) and from there the output R (043) is connected to the inputs R (02, 12, 22, 32) of all multiplexers (100, 110, 120, 130), while the fourth input peak (4) of the register is connected to input H (42). ) of the control switch (140) and from there the VTI output (042) is connected to the VT input (5) of the fourth multiplexer (130) and from this multiplexer (130) the WT output (039) is connected to the VT input (25) of the third multiplexer (120) and further, the WT output (029) of the multiplexers (130) is coupled to the VT input (15) of the second multiplexer (110) and finally the WT output (019) of the multiplexer (130). the jitterlexers (110) are coupled to the VT input (05) of the first multiplexer (100), wherein the clock inputs C (07, 17, 27, 37) of all flip-flops (200, 210, 220, 230) are coupled to the C outputs (007) 017, 027, 037) and their respective multiplexers (100, 110, 120, 130).