CS200903B1

CS200903B1 - Connection for treating the single-ordered data

Info

Publication number: CS200903B1
Application number: CS657678A
Authority: CS
Inventors: Ivan Bartunek; Stanislav Drapal; Jan Kryska; Petr Stroner
Original assignee: Ivan Bartunek; Stanislav Drapal; Jan Kryska; Petr Stroner
Priority date: 1978-10-10
Filing date: 1978-10-10
Publication date: 1980-10-31

Description

Vynález se týká zapojení pro zpracování jednopovelových údajů s vyovláním sekvenční funkce systémem sekvenčního uložení a výběru s prvotními povely od tlačítkové volby.The invention relates to a circuit for processing single-command data with sequential function control by a sequential storage and selection system with initial commands from a button selection.

Jsou známa logická zapojení pro uložení daj posledně zvolené adresní funkce a pro výběr dat nově zvolené adresní funkce vyvolané tlačítkovou volbou. Tato zapojení jsou sestavena ze skupiny tlačítek elektronicky vzájemně vybavovacích a z logického obvodu, za kterého se těmito tlačítky vyvolává žádaná adresa. Dále zapojení obsahuje dvě tlačítka a další dva logické obvody, kterými se určuje jedna z funkcí,ato buď výběr dat nebo uložení dat zvolené adresy. Nevýhodou těchto zapojení je, že vyžadují dvě kompletní nezávislá logická zapojení, a to jedno pro výběr dat a jedno pro uložení dat. Další zapojení, která se používají, využívají cyklického oběhu vstupních veličin. Nevýhodné je, že musí být vybavena čítačem adres, kodérem a složitým řadičem, oož snižuje spolehlivost zapojení.Logical connections are known for storing the last selected address function and for selecting the data of the newly selected address function invoked by the push-button dial. These circuits are composed of a group of pushbuttons electronically mutually interlocking and a logic circuit behind which the desired address is called by these pushbuttons. Furthermore, the wiring includes two buttons and two other logic circuits, which determine one of the functions, either data selection or data storage of the selected address. The disadvantage of these connections is that they require two complete independent logical connections, one for data selection and one for data storage. Other circuits that are used use the cyclic circulation of input quantities. The disadvantage is that it must be equipped with an address counter, an encoder and a complex controller, which reduces wiring reliability.

Tyto nedostatky odstraňuje zapojení pro zpracování jednopovelových údajů sestávající ze sčítacího obvodu, první paměti, druhé paměti, hradlovacího obvodu, porovnávajícího obvodu a řadiče, podle vynálezu, jehož podstata spočívá v tom, že první přepisovací výstup řadiče je spojen s přepisovacím vstupem první paměti. Řadič je dále opatřen časovacím vstupem, skupinovým vstupem a skupinovým výstupem. Skupinový vstup první pamě200 903These drawbacks are overcome by a single-command data processing circuit consisting of a summation circuit, a first memory, a second memory, a gating circuit, a comparator circuit, and a controller according to the invention, wherein the first transcript output of the controller is connected to the write input of the first memory. The controller is further provided with a timing input, a group input and a group output. Group input first memory200 903

200 903 - 2 ti je epojen s vnějším skupinovým vstupem a se skupinovým vstupem sěítacího obvodu· Výstup sčítaoího obvodu je spojen se startovacím vstupem řadiěe· Druhý přepisovací výstup řadiče je spojen s přepisovacím vstupem druhé paměti. Přímý skupinový vstup druhé paměti je spojen s přímým skupinovým výstupem první paměti. Inversní skupinový výetup je spojen s druhým skupinovým vstupem porovnávacího obvodu. První skupinový vstup porovnávacího obvodu je spojen se skupinovým výstupem druhé paměti a se skupinovým vstupem hradlovaciho obvodu, který je opatřen skupinovým výstupem, Hradlovaci vstup hradlovacího obvodu je spojen s prvním hradlovacim výstupem řadiče. Druhý hradlovaoí výstup řadiče je spojen a hradlovacim vetupem porovnávaoího obvodu, který je opatřen skupinovým výstupem.200 903 - 2 ti is connected to the external group input and the cross-circuit group input · The addition circuit output is connected to the controller's start input. · The second transducer output output is connected to the second memory override input. The direct group input of the second memory is coupled to the direct group output of the first memory. The inverse group output is coupled to the second group input of the comparison circuit. The first group input of the comparator circuit is coupled to the group output of the second memory and the group input of the gating circuit having the group output. The gating input of the gating circuit is coupled to the first gating output of the controller. The second gate output of the controller is coupled to the gate output of the comparator circuit, which is provided with a group output.

Výhodou vynálezu je, že obsahuje jenom jednu sadu tlačítek určujících adresy. Obsahuje jediný logický obvod. Při změně adresy, která se provádí stisknutím tlačítka, dojde automatioky k vložení dat předchozí zvolené adresy a k vybrání dat nově zvolené adresy. Tímto uspořádáním se odstraní jak čítač adres, tak kodér se složitým řadičem.An advantage of the invention is that it contains only one set of addressing buttons. It contains a single logic circuit. If you change the address by pressing the button, the data of the previously selected address is entered automatically and the data of the newly selected address is selected. This eliminates both the address counter and the complex controller encoder.

Podstatně se zjednodušší funkce obsluhy, která se redukuje jen na stisknutí tlačítka adresy. Zapojení je přitom spolehlivé, obvodově jednoduché a levné.Substantially simpler operation is reduced to the touch of an address button. The connection is reliable, simple and inexpensive.

Příklad uspořádání podle vynálezu je schematicky znázorněn na připojeném výkrese.An example arrangement according to the invention is shown schematically in the attached drawing.

První přepisovací výstup 25 řadiče 6. je spojen s přepisovacím vstupem 11 první paměti 2, Řadič £ se skládá z JK klopných obvodů zapojených jako posuvný register a z hradel. Řadič 6, je dále opatřen časovacím vstupem 29« skupinovým vstupem 30 a skupinovým výstupem gg. Skupinový vstup 8 první paměti^- 2 je spojen s vnějším skupinovým vstupem g zapojení a se skupinovým vstupem 22 sčítaoího obvodu g, První paměť 2 se skládá z úrovňových klopných obvodů. Sčítací obvod g je postaven z hradel. Výetup 23 Sčítaoího obvodu g je spojen se startovacím vstupem 24 řadiče 6, Druhý přepisovací výstup 26 řadiče 6 je spojen s přepisovacím vstupem 14 druhé paměti g. Druhá paměť g je sestavena z úrovňových sklopných obvodů. Přímý skupinový vstup 12 druhé paměti g je spojen e přímým skupinovým výstupem 10 první paměti 2» Inversní skupinový výetup g první paměti 2 je spojen a druhým skupinovým vstupem 16 porovnávacího obvodu g. Porovnávací obvod g je sestaven z hradel. První skupinový vstup 15 porovnávaoího obvodu g je spojen se skupinovým výstupem Jg druhé paměti g a se skupinovým vstupem 21 hradlovaciho obvodu g, který je opatřen skupinovým výstupem gg, Hradlovaci vstup 20 hradlovaciho obvodu g je spojen s prvním hradlovacim výstupem 27 řadiče 6. Druhý hradlovaoí výstup 28 řadiče 6, je spojen s hradlovacim vstupem 18 porovnávacího obvodu g, který je opatřen skupinovým výstupem 12·The first transcript output 25 of the controller 6 is connected to the transcript input 11 of the first memory 2. The controller 6 consists of flip-flop JKs connected as a shift register and gates. The controller 6 is further provided with a timer input 29 " group input 30 and a group output gg. Group 8 of the first input memory ^- 2 is connected with an external input G group participation and group arrivals sčítaoího circuit 22 g, a first memory 2 comprises a level-flops. The addition circuit g is built of gates. The output 23 of the adder circuit g is connected to the start input 24 of the controller 6, the second transcript output 26 of the controller 6 is connected to the write input 14 of the second memory g. The second memory g is composed of level tilt circuits. The direct group input 12 of the second memory g is connected to the direct group output 10 of the first memory 2. The inverse group output g of the first memory 2 is connected to the second group input 16 of the comparator circuit g. The first group input 15 of the comparator circuit g is coupled to the group output Jg of the second memory g and the group input 21 of the gating circuit g, which is provided with the group output gg. 28 of the controller 6, is connected to the gating input 18 of the comparative circuit g, which is provided with a group output 12.

Zapojení pro zpracování jednopovelových údajů ukládá data posledně zvolené adresní funkce a vybírá data nově zvolené adresní funkce. Nová adresa se volí stisknutím jednoho ze sady tlačítek, která nejsou na výkrese znázorněna* Údaj o adrese přichází do zapojení přes jeho vnější skupinový vstup g. Odtud přichází na skupinový vstup 22 sčítaciho obvodu g a na skupinový vstup 8 první paměti 2. První paměť 2 svým přímým skupi3The one-command data processing circuit stores the data of the last selected address function and selects the data of the newly selected address function. The new address is selected by pressing one of a set of buttons not shown in the drawing. * The address data is connected via its external group input g. From there the group input 22 of the adder circuit g arrives at group input 8 of the first memory 2. direct group3

200 903 novým výstupem 10 stále sleduje stav na svém skupinovém vstupu 8» V okamžiku, kdy dojde ke změně stavu na skupinovém vstupu 8 první paměti 2, dojde také ke změně stavu na výstupu 23 sčítacího obvodu £. Touto změnou přes startovací vstup 24 řadiče 6 se řadič 6 spustí a generuje postupně signály na všech svých výstupech 25.26.27.28.31« Nejdříve vygeneruje signál na svém prvém přepisovacím výstupu 25. Tímto signálem se zablokuje přepis do první paměti 2. To znamená, že do první paměti 2 se přepíše a zůstane zapamatován nový změněný stav signálů vnějšího skupinového vstupu 2· Dále vygeneruje řadič 6 pulsní signál na prvním hradlovacím výstupu 27. Tímto signálem odhradluje starý stav uložený v druhé paměti J před změnou adresy a signál o tomto stavu přechází ze skupinového výstupu 13 druhé paměti £ přes skupinový vstup 21 hradlovacího obvodu £ na jeho skupinový výstup 19« Dále řadiě 6 vygeneruje pulsní signál na svém druhém hradlovacím výstupu 28. Tímto pulsním signálem se přes vstup 18 porovnávacího obvodu £ odhradluje signál o neshodě na skupinový výstup 17 porovnávacího obvodu £. Porovnávací obvod £ porovnává stav obsahu první paměti 2 a druhé paměti £. Potom řadič & vygeneruje pulsní signál na svém druhém přepisovacím výstupu 26. Tímto signálem se přepíše obsah první paměti 2, to je nový změněný stav, do druhé paměti £. Dále řadič 6 opět vygeneruje pulsní signál na svém prvním hradlovacím výstupu 27. Tímto signálem se odhradluje na skupinový výstup 19 hradlovacího obvodu £ nový obsah druhé paměti J. Poté řadič 6 odblokuje signálem na svém prvním přepisovacím výstupu £ přepis do první paměti 2 a čeká na nový startovací povel, který se objeví na startovacím vstupu 24 řadiče 6 po další nové změně stavu signálů na vnějším skupinovém vstupu 2 zapojení.200 903 by the new output 10 still monitors the state on its group input 8. By this change via the start input 24 of the controller 6, the controller 6 starts and generates signals on all of its outputs 25.26.27.28.31 «. First, it generates a signal on its first transcriber output 25. This signal blocks the transcription into the first memory 2. This means to the first memory 2 is overwritten and the new changed state of the external group 2 input signals remains memorized. Next, the controller 6 generates a pulse signal at the first gating output 27. This signal discourages the old state stored in the second memory J before the address change. The output 6 generates a pulse signal at its second gating output 28. By means of this pulse signal, the mismatch signal is discharged through the input 18 of the comparator circuit 6 to the group output 17. of the comparator circuit 6. The comparator 5 compares the content status of the first memory 2 and the second memory 6. Then, controller A generates a pulse signal on its second transcript output 26. This signal overwrites the contents of the first memory 2, that is, the new changed state, to the second memory 6. Next, the controller 6 generates a pulse signal at its first gating output 27. This signal rejects the new content of the second memory J at the group output 19 of the gating circuit 6. Then, the controller 6 unlocks the transcription to the first memory 2 by signaling a new start command that appears on the start input 24 of the controller 6 after another new state change on the external wiring input 2 of the wiring.

Zapojení podle vynálezu se využije při číslicovém řízení obráběcích strojů.The circuit according to the invention is used in numerical control of machine tools.

Claims

BACKGROUND OF THE INVENTION A single-command data processing circuitry comprising an addition circuit, two memories, a gating circuit, a comparator circuit and a controller, characterized in that the first transcript output (25) of the controller (6) is provided with a timing input (29). , the group input (30) and the group output (31) is connected to the write input (11) of the first memory (2), the group input (8) of which is connected to the external group input (7) of the circuit and the group input (22) of the adder circuit (1), the output of which (23) is connected to the start input (24) of the controller (6), whose second rewrite output (26) is connected to the rewrite input (14) of the second memory (3), ) is connected only with the direct group output (10) of the first memory (2), whose inverse group output (9) is connected with the second group input (16) of the comparator circuit (5), whose first group input (15) is coupled to the group output (13) of the second memory (3) and the group input (21) of the gating circuit (4) provided with the group output (19) and the gating input (20) of the gating circuit (4) is connected to the first gating output (27) a controller (6), the second gating output (28) of which is connected to the gating input (18) of the comparator circuit (5) provided with the group output (17).