CS200334B1

CS200334B1 - Equipment for checking and detection of computer boards failures

Info

Publication number: CS200334B1
Application number: CS366777A
Authority: CS
Inventors: Karel Dykast
Original assignee: Karel Dykast
Priority date: 1977-06-03
Filing date: 1977-06-03
Publication date: 1980-09-15

Description

Vynález ae týká zařízení pro kontrolu a lokalizaci poruchy desek počítačů. Zařízení je vybaveno sondou pro umožnění lokalizace poruchy uvnitř desky, to je nalezení vadného pouzdra, i když nemá přímé vývody na konektor desky.The invention relates to a device for checking and locating a failure of computer boards. The device is equipped with a probe to enable fault location within the board, i.e., to find a faulty housing, even though it does not have direct terminals to the board connector.

Jsou známy zkouřeče logických desek, které z připojené paměti vybavují logické kombinace a zadávají je jednak jako elektrické stimuly na vstupní kontakty zkoušené desky,jednak s nimi porovnávají, jako s očekávanými hodnotami, odezvy zkouřeče desky, sejmuté po zadaném zpožděni z výstupních kontaktů konektoru zkouřené desky, “ontrola elektrických signálů je prováděna současně na vřech kontaktech zkouřené desky, tj. na vstupech a výstupech, takže Ie kontrolována i elektrická funkoe zdrojů logických stimulů. Kontrola ee provádí v tzv. testovacích krocích.Logic board testers are known which provide logical combinations from the connected memory and enter them as electrical stimuli to the input contacts of the board under test, and to compare them, as expected values, with the board test responses taken from the test board connector output contacts. The control of the electrical signals is performed simultaneously on all contacts of the board under test, ie at the inputs and outputs, so that the electrical funcoe of the logic stimulus sources is also checked. The ee check is performed in so-called test steps.

Pro každý testovací krok je tedy nutno uložit dc paměti zařízení slovo, odpovídajíoí počtu kontaktů konektoru zkouřené desky, například 250.Kontrolní test pro každou zkoušenou desku je nutno připravit předem. Neexistuje-1i fungující vzor zkouřené desky, je nutno testy sestavovat pomocí velkého počítače. Do tabulek pro každý testovací krok je vhodné za«hytit i vřechny vnitřní stavy vřech uzlů, přímo nepřístupných z konektoru deeky.Thus, for each test step, it is necessary to store the word dc in the device memory corresponding to the number of contacts of the board under test, for example 250. A test test for each board under test must be prepared in advance. If there is no working pattern of the board under test, the tests must be assembled using a large computer. In the tables for each test step, it is advisable to capture also the internal states of the root nodes directly inaccessible from the blanket connector.

lest desky má být úplný, to znamená, že má být schopen odhalit každou vadu zkouřené desky pouze testováním výstupů desky. Takový test obvykle obsahuje 50 až 1000 testovacích kroků, např. 40 pouzder 10. ^xestováním desky z konektoru testem s uvedenými vlastnostmiThe trickery of the plate should be complete, that is, it should be able to detect any defect of the test plate only by testing the output of the plate. Such a test usually contains 50 to 1000 of test steps, e.g. sleeves 40 ^x estováním 10th plate from the test connector having the properties

200 334200 334

200 334 snadno zjistíme, bez zásahu operátora do testování, je-li deska dobrá nebo vadná. V případě závady test věak neurčí místo poruchy.200 334 is easy to determine, without operator intervention in testing, if the board is good or defective. In the event of a fault, the test does not determine the location of the fault.

Hlavní příčinou tohoto nedostatku je to, Se z konektoru desky je přístupná jenem meněí část kontaktů použitých pouzder 10, kdešto ostatní jsou propojeny do logioká sítě vnitřními, z konektoru nepřístupnými spoji, které nazýváme logickými uzly. Počet těchto uzlů bývá až 250.The main cause of this drawback is that only a smaller portion of the contacts of the used sleeves 10 are accessible from the board connector, while the others are connected to the logioc network by internal, inaccessible connections, which are called logical nodes. The number of these nodes is up to 250.

Mají-li být nějakým způsoběm automatizovaně testovatelná i vnitřní uzly desky pomool zkouěeče, nutné rozšířit testovaoí slovo o počet vnitřních uzlů, to znamená asi na 500 bitů na jeden krok testu, tj. součet vstupů, výstupů a vnitřních uzlů.If the internal nodes of the pomool tester are to be automated in some way, it is necessary to extend the test word by the number of internal nodes, that is to say about 500 bits per test step, ie the sum of inputs, outputs and internal nodes.

Pokud by bylo možné testovat vnitřní uzly desky současně s výstupy, lokalizace poruchy by mohla být dokonalá. Celé, již dost velké zkušební zařízení by zvětšilo aleepoň dvakrát, nehledě k mechanickým a elektrickým problémům a připojením tolika vysokofrekvenčních kontaktů na tek malém prostoru.If the internal nodes of the board could be tested simultaneously with the outputs, the fault location could be perfect. An entire large enough test facility would enlarge at least twice, despite mechanical and electrical problems and connecting so many high-frequency contacts to a small space.

uvedenýoh důvodů se považuje za optimální kontrolovat velké logloké desky nejprve z jejich konektoru. Obvykle 3° až 50 % desek bývá vyrobeno bez závady a na ostatních je třeba lokalizovat jednu až dvě poruchy kontrolou vnitřních uzlů.For these reasons, it is considered optimal to inspect large loglock plates first from their connector. Usually 3 ° to 50% of the boards are made without fault and on the others it is necessary to locate one or two failures by checking the internal nodes.

Kontrola vnitřních uzlů se neprovádí současně, ale postupným přemísťováním jediného kontrolního kontaktu ruční sondy. Logioká kontrola zvoleného bodu proběhne autometloky, a to buď v celém kontrolním testu, nebo jen v jeho části, ve které byla indikována první neshoda při testování z konektoru. Počítá se s tím, že vhodnou strategií výběru vnitřních uzlů může být porucha brzy identifikována, takže počet kontrol sondou nemusí být velký.Internal node checking is not performed simultaneously, but by moving the single hand probe control contact sequentially. The logical check of the selected point will be carried out by autometlokas, either in the whole control test or only in its part, in which the first non-conformity was indicated when testing from the connector. It is contemplated that a suitable internal node selection strategy may soon identify the failure so that the number of probe checks may not be large.

U zkuěebních zařízení pracujících bez počítače, určuje pořadí testování vnitřníoh bodů operátor. Volbu provádí zadáváním čísel vnitřních uzlů. do zkouěeče. Jejich volbu provádí podle nelezených nesouhlasů odezev desky s její logickou funkcí a a použitím schéma desky, kde jsou vedena.For test devices operating without a computer, the operator determines the order of testing the internal points. This is done by entering internal node numbers. to the tester. Their selection is made according to the discordant disagreements of the board's responses to its logic function, and using the board schema where they are kept.

U zkoušečů řízených počítačem je zařízení schopno volit postup zkouěky, takže operátor pouze přikládá sondu podle Údajů čtených na displeji počítače, takže lokalizace skutečného místa poruch probíhá poloautomaticky. ,For computer-controlled testers, the device is able to select the test procedure so that the operator simply attaches the probe according to the readings on the computer display, so that the location of the actual fault location is semi-automatic. ,

Operátor se účastní svou inteligenci jen závěrné části lokalizace a hlavně tehdy, má-11 být identifikována méně obvyklá porucha.The operator only participates in his intelligence in the closing part of the localization, and especially if a less common failure is to be identified.

V době, kdy se neprovádí automatické testování pomocí sondy, to jest před jeho spuětě-At a time when automatic probe testing is not performed, that is, before it is triggered,

ním nebo po zastavení, je možno použít sondy jako optického Indikátoru těchto úrovní > or after stopping, the probes can be used as an optical indicator of these levels ^Us ^U s < < 0,4 V 0.4 V log 0 log 0 ^U. ^U. > > 2,4 V 2.4 V log 1 log 1 ^ϋ. ^ϋ . < < 50 mV 50 mV zkrat na zem Short to ground > > (V_co -0,5 V)(In _what -0.5 V) zkrat na short circuit to 0,4 0.4 V < U_fl V <U _fl < 2,4 V <2.4 V zakázaná oblast restricted area

Podle těohto Informací se operátor řídí při konečné lokalizaci místa poruchy. V poslední fázi lokalizace přebírá operátor řízení lokalizace i je-li zařízení řízeno počítačem.According to this information, the operator is guided at the final location of the fault location. In the last stage of location, the operator takes over the location control even if the device is controlled by a computer.

Tato práoe vyžaduje značné duěevní úsilí a každé chybné hodnocení výsledku měření a testování značně oddálí nebo dokonce znehodnotí výsledek oelé práce.This work requires considerable mental effort and any erroneous assessment of measurement and testing results will delay or even degrade the result of the work.

2C0 3342C0 334

Mimoto musí operátor neustále sledovat rutinní záležitosti: vystříhat se přerušení kontaktu aondy při testování, předčasného odložení sondy, předčasného spuštění testování, není-li sonda dosud v kontaktu.In addition, the operator must constantly monitor routine issues: Avoid contact breaks during testing, premature probe postponement, premature start of testing if the probe is not yet in contact.

Kontrola elektriokých úrovní log I, log 0 a zakázané oblasti se provádí jenom ručně, při automatickém postupu je z kontroly vyřazena, oož vylučuje automatickou reakci zkoušeče na některé poruchy.The check of the electrical levels of log I, log 0 and the forbidden area is performed only manually, it is excluded from the check during the automatic procedure, which eliminates the automatic reaction of the tester to some faults.

Při řadě akcí, prováděných ručním vstupem do programu zkoušení, je operátor nucen odložit sondu, aby ai uvolnil ruce a musí být proto schopen rychleji zhodnotit, je-li odložení sondy možné a nevznikne-li tím porucha.In many of the actions performed by manual entry into the test program, the operator is forced to put the probe away to release his hands, and must therefore be able to assess more quickly if probe removal is possible without causing a malfunction.

Tyto nevýhody odstraňuje zařízení pro kontrolu a lokalizaci poruch desek počítačů, skládající ae ze zkoušeče logické funkce, zadávajícího z paměti zařízení elektrické stimuly ne konektor zkoušené desky, kontrolující jejich souhlas se zadáním a souhlas elektrických výstupů na konektoru zkoušené deeky a očekávanými hodnotami uloženými též v paměti zařízení a z logické sondy umožňující připojit alespoň jeden vnitřní uzel zkoušené desky, přičemž kontrolovaný uzel desky je sondou připojen jednak na logický indikátor a jednak na úrovňový komparátor je podle vynálezu uspořádáno tak, že výstup komparátoru pro indikaci zakázané oblasti kontrolovaných signálů je připojen na vstup prvního zpoždovacího obvodu pro zpoždění kladné hrany, jehož výetup je spojen s jednou vstupní svorkou prvního součinového obvodu, výstup prvního součinového obvodu Je spojen se vstupní svorkou pemětového obvodu,jehož výstup je připojen ke vstupní svorce řídicí jednotky pro vyhodnocení ohyby, druhá vstupní svorka druhého součinového obvodu je spojena ee vstupem třetího součinového obvodu, výstup zpožďovacího obvodu je spojen se vstupem druhého zpoždovacího obvodu pro zpoždění záporné hrany a první zpožďovací obvod má mimo vstup impulsového signálu další logickv inhibiční vstup.These drawbacks are eliminated by a computer board failure monitoring and location device, consisting of a logic function tester, inputting electrical stimuli from the board's memory into the board's test connector, checking their acceptance of input and the electrical outputs on the test board connector and expected values stored in memory. device and a logic probe allowing to connect at least one internal node of the test board, the controlled node of the board being connected by a probe to both the logic indicator and the level comparator according to the invention arranged so that the comparator output a positive edge delay circuit whose output is connected to one input terminal of the first product circuit, the output of the first product circuit is connected to the input terminal of the the step is connected to the input terminal of the control unit for bending evaluation, the second input terminal of the second product circuit is connected to the input of the third product circuit, the output of the delay circuit is connected to the input of the second delay circuit to delay the negative edge. logic inhibition input.

Dále je možné zařízení uspořádat tak, že druhá vstupní svorka prvního součinového obvodu je propojena a výstupní svorkou druhého součinového obvodu, na jehož vstupech jsou aspoň dvě svorky.Furthermore, the device may be arranged such that the second input terminal of the first product circuit is connected to the output terminal of the second product circuit, at the inputs of which there are at least two terminals.

Mimoto je výhodné uspořádání, spočívající v tom, že výstup třetího součinového obvodu je napojen na první optický indikátor. Výstup gamětového obvodu může být spojen e druhým optickým indikátorem. Ma výstupní svorku druhého· součinového obvodu může být připojen třetí optický indikátor.In addition, it is preferred that the output of the third product circuit is connected to the first optical indicator. The output of the gamete circuit may be connected to a second optical indicator. A third optical indicator may be connected to the output terminal of the second product circuit.

Výstupy komparátoru mohou být připojeny na vstupy čtvrtého a pátého součinového obvodu, jejichž výstupy jsou spojeny s dalšími optickými indikátory stavu napětí hrotu sondy logická nula a logická jednička, přičemž na druhé vstupy je připojen výstup invertorů, jehož vstup je epojen s výstupem druhého součinového obvodu..The comparator outputs may be connected to inputs of the fourth and fifth product circuits, the outputs of which are coupled to other optical probe voltage level logic zero and logical one indicators, the second inputs being connected to the inverter output whose input is coupled to the second product circuit output. .

Zařízení podle vynálezu nejen že zařazuje do automatické kontroly další hodnoty bez nutnosti rozšíření zadaných informací, ale podstatně uvolňuje operátora do rutinních rozhodnutí, čímž příznivě ovlivňuje jeho pracovní zatížení.The device according to the invention not only incorporates further values into automatic checking without the need to disseminate the entered information, but substantially releases the operator into routine decisions, thereby favorably affecting his workload.

Pomocí automatické světelné signalizace je operátor informován o nutnosti připojení sondy, pokud v dalším testování je nezbytná, ^Λβηί-11 sonda v tomtp případě připojena, testování se zastaví a zablokuje se možnost jeho dalšího vybavení,pokud nedojde k připojeníBy means of automatic light signaling the operator is informed about the necessity to connect the probe, if it is necessary for further testing, ^Λ βηί-11 probe is connected in this case, testing stops and blocks the possibility of its further equipment if no connection is made.

200 334 sondy. V případě, že operátor již v průběhu spuštěného testu porušil kontakt sondy, je tato chyba indikována signalizována. 0 nutnosti stálého přidržování sondy na zvoleném uzlu informuje operátora světelný signál i sonda v akci.200 334 probes. If the operator has already broken the probe contact during the test run, this error is indicated. The light signal and the probe in action inform the operator about the need to hold the probe on the selected node permanently.

Do testování je průběžně zařazena kontrola logických úrovní a kontroluje se doba trvání průchodu zakázanou oblastí, aniž by bylo nutno rozšiřovat množství do zkoušeČe uloženýoh informaoí.The logic level check is continuously included in the testing and the duration of the passage through the restricted area is checked, without the need to extend the amount of information stored in the tester.

Jedno z možných provedení je schematicky znázorněno na připojeném výkresu, který obsahuje blokové schéma zařízení podle vynálezu, to je část hlídacích obvodů sondy.One possible embodiment is schematically illustrated in the accompanying drawing, which contains a block diagram of a device according to the invention, i.e. a part of the probe monitoring circuits.

Zařízení podle vynálezu se skládá ze zkouěeěe logické funkce, zadávajícího z paměti zařízení elektrické stimuly na konektor zkoušené desky, kontrolující jejich souhlas se zadáním a souhlas elektrických výstupů na konektoru zkoušené desky a očekávanými hodnotami uloženými také v paměti zařízení a z logické sondy S, jejíž blokové schéma je znázorněno na výkresu, umožňující připojit alespoň jeden vnitřní uzel zkoušené desky, přičemž kontrolovaný uzel deeky je sondou S připojen jednak na logický indikátor, který není na výkresu vyznačen a jednak na úrovňový komparátor 010. přitom výetup 012 komparátoru 010 pro indikaci zakázané oblasti kontrolovaných signálů je připojen na vetup 021 prvního zpožďovacího obvodu 020 zpožďujícího kladná hrany logických signálů o předem nastavenou hodnotu a záporné hrany propouštějící bez zpoždění a na výstupu 022 prvního zpožďovacího obvodu 020 je jednek signál sonda nepřipojena a jednak je epojen a jednou vstupní svorkou 032 součinového obvodu 030. zatímco na druhou vstupní svorku 031 je signál sonda v akci, výstup¹ 033 prvního součinového obvodu 030.1 e spojen se vstupní svorkou 051 pamětového obvodu 050, zatímco jeho výetup 052 je připojen ke vstupní svorce 300 řídicí jednotky pro vyhodnocení chyby.The device according to the invention consists of testing the logic function, inputting electrical stimuli from the memory of the device to the test board connector, checking their acceptance of the input and approval of the electrical outputs on the test board connector and expected values stored in the device memory. is shown in the drawing allowing to connect at least one internal node of the test plate, whereby the controlled node of the probe is connected by probe S to both a logic indicator not shown in the drawing and a level comparator 010. is coupled to the overvoltage 021 of the first delay circuit 020 delaying the positive edges of the logic signals by a predetermined value and the negative edges transmitting without delay, and at the output 022 of the first delay circuit 020 there is one the signal of the probe is not connected and is connected and one input terminal 032 of the product circuit 030. while on the other input terminal 031 the probe signal is in action, the output ¹ 033 of the first product circuit 030.1 is connected to the input terminal 051 of the memory circuit 050 connected to the input terminal 300 of the control unit for error evaluation.

Druhá vstupní svorka 031 prvního součinového obvodu 030 je propojena s výstupní svorkou 044 druhého součinového bbvodu 040 se signálem sonda v akci, na jehož vstupech jsou aspoň dvě svorky, z nichž první svorka 042 má signál probíhá automatické testování nebo jeho programová příprava a druhá svorka má signál test se sondou.The second input terminal 031 of the first product circuit 030 is coupled to the output terminal 044 of the second product circuit 040 with a probe in action signal having inputs of at least two terminals of which the first terminal 042 has a self test or program preparation signal and the second terminal has signal test with probe.

Na vstup 071 třetího součinového obvodu 070 je přiveden signál US s významem test se sondou a na dalším vstupu 072 je signál kontakt sondy nedosažen nebo neustálen z výetupu 092 druhého zpožďovacího obvodu 090 a na vstupu 073 třetího součinového obvodu 070 je signál následuje zadání stimulu a výstup 074 třetího součinového obvodu 070 nese signál zákaz zadání stimulů následujícího kroku testu (Z SK).At the input 071 of the third product circuit 070 is applied the US signal meaning test with probe and at the next input 072 the signal of the probe contact is not reached or stabilized from the output 092 of the second delay circuit 090 and at the input 073 the third product circuit 070 074 of the third product circuit 070 carries a signal to prohibit the impulses of the following test step (Z SK).

Výetup 022 prvního zpožďovacího obvodu 020 se signálem sondě nepřipojena je spojen se vetupem 091 druhého zpožďovacího obvodu 090 přenášejícího kladné hrany impulsů bez zpoždění, a záporná hrany impulsů s nastavitelným zpožděním řádu sekund, na jehož výetupu 092 je signál kontakt sondy nedosažen nebo neustálen.The outage 022 of the first delay circuit 020 with the probe not connected is coupled to the outage 091 of the second delay circuit 090 transmitting the positive pulse edges without delay, and the negative pulse edges with adjustable delay of the second order.

Výstup 074 třetího součinového obvodu 070 se signálem zákaz spuštění je napojen na optioký indikátor 170 s významem signálu operátorovi připoj sondu.The output 074 of the third product circuit 070 with the start inhibit signal is coupled to an optiocic indicator 170 meaning the signal to the probe connect operator.

Výstup 052 pamětového obvodu 050 je epojen s optickým indikátorem s významem chyba připojení sondy S nebo úrovně napětí sondy S kontrolovaného bodu?The output 052 of the memory circuit 050 is coupled to an optical indicator meaning probe probe S error or probe point voltage level S of the checked point?

Na výstupní svorku 044 druhého součinového obvodu 040 je připojen optický indikátor 120 s významem signálu operátorovi přidržuj sondu.An optical indicator 120 is connected to the output terminal 044 of the second product circuit 040 to indicate to the operator the hold probe.

200 334200 334

První zpožďovací obvod 020 má mimo vstup 021 impulsového signálu delší logický vstup 023 pro potlačení přenosu ze vstupu 021 na výstup 022«The first delay circuit 020 has a longer logic input 023 outside the pulse signal input 021 to suppress transmission from input 021 to output 022.

Výstupy 013« 014 komparátoru 010 jsou vedeny na vstupy 151, 141 pátého a čtvrtého součinového obvodu 150. 140. jejichž výstupy 153. 143 jsou spojeny s optickými indikátory stavu napětí hrotu sondy S logická nula 190 a 'logická jednička 180, přičemž na druhé vstupy 142,152 je připojen výstup 132 invertoru 130, jehož vstup 131 je spojen s výstupem 044 druhého součinového obvodu 040.The outputs 013 01 014 of comparator 010 are routed to inputs 151, 141 of the fifth and fourth product circuits 150, 140. the outputs 153, 143 of which are coupled to the optical voltage level indicators of probe tip S logic zero 190 and logic one 180, 142,152, an output 132 of an inverter 130 is connected, whose input 131 is coupled to the output 044 of the second product circuit 040.

Na vstupu 073 je signál ST s významem následuje zadání stimulů. N_a vstupu 023 je signál BFI s významem blokování funkoe indikátoru připojení sondy. , *stup 011 komparátoru ^v10 Je připojen na dělič 183. který je epojen kabelem e hrotem sondy S.At input 073 there is an ST signal with meaning followed by input of stimuli. N _{and the} input 023 is a signal with the meaning BFI blocking funkoe indicator probe connection. * 011 degrees of ^the comparator 10 is connected to a divider 183 which is epojen cord E probe tip P.

Na vstupech 071.a 041 je připojen signál US s významem Test ae sondou.At the inputs 071.a 041 is connected US signal meaning Test ae probe.

Na vstupu 042 je signál AT s významem probíhá automatické testování nebo jeho programová přípieva.At input 042 there is an AT signal with meaning of automatic testing or its programmable input.

Na vstupu 053 je signál NUL s významem nulování paměti chyby připojení.At input 053 there is a NUL signal with the meaning of resetting the connection error memory.

Na výstupu 052 je signál CH-PŘ s významem chyba připojení sondy nebo sondou zjištěné úrovně napětí kontrolovaného bodu.At output 052 there is a CH-PR signal with the meaning of the probe connection error or the voltage level of the checked point detected by the probe.

Na výstupu 074 je logický signál ZSK s významem zákaz zadání stimulů následujícího kroku testu.On output 074 there is a logical signal ZSK with the meaning of prohibiting the impulses of the next step of the test.

Na výatupu 044 Je signál SVA s významem sonda v akci.At Outlet 044 There is an SVA signal with the probe in action.

Na výstup 143 je připojen optický indikátor 180 úrovně napětí sondy S: U > 2,4 V.An optical indicator 180 of the probe voltage level S: U> 2.4 V is connected to output 143.

Na výstup 153 je připojen optický indikátor 190 úrovně napětí sondy S: U_g 0,4 V.An optical indicator 190 of the probe voltage level S: U _g 0.4 V is connected to output 153.

Na výstupu 074 je připojen optický indikátor 170 s informací operátorovi připoj sonduAt the output 074 an optical indicator 170 is connected with information to the operator to connect the probe

Na výstup 052 je připojen optický indikátor 060 s informací operátorovi CH-PŘ.An optical indicator 060 is connected to output 052 with information to the CH-RU operator.

Na výstup 044 je připojen optický indikátor 120 s informací operátorovi SVA.An optical indicator 120 with information to the SVA operator is connected to output 044.

Základní myšlenka vynálezu spočívá ve využití komparátoru OlOaondy S signalizace log I a log 0. ^de-li sonda S odpojena, její hrot je odporovým děličem 163 uměle zaváděn do zakázané oblasti, čímž dojde ke zhasnutí signálu log 0 a log I. Logickým zpracováním signálů log I a log 0 lze snadno odvodit signál o zakázané oblasti. Užitím děliče 183 je před spuštěním automatického testování tento signál totožný se stavem sonda nepřipojena.The basic idea of the invention lies in the use of the comparator OlOaondy S alarm log and I log 0 ^d e S, if the probe is disconnected, the tip resistor divider 163 is artificially introduced into the forbidden areas, thereby switching off the signal log 0 log I and logical signal processing log I and log 0 can easily derive a signal about a restricted area. By using a splitter 183, this signal identical to the probe status is not connected prior to starting automatic testing.

Při automatickém testování se sondou S přechází úroveň napětí sondy S neustále z log 0 do log I a zpět, přičemž nutně probíhá zakázaná oblast. Tyto přechody by byly indikovány jako poruchové signály o nepřipojení sondy ji. Z tohoto důvodu je použitý signál sonda nepřipojena odvozen ze signálu o zakázané oblasti vyloučením impulsů s dobou trvání kratší, než přípustná doba přechodu kontrolovaných signálů z jedné logické úrovně do druhé. To je uskutečněno prvním zpožďovacím obvodem 020, který zpožduje kladnou hranu impulsu signálu o zakázané oblasti, kdežto zápornou hranu přenáší bez zpoždění.In automatic testing with probe S, the voltage level of probe S constantly changes from log 0 to log I and back, with the forbidden area necessarily taking place. These transitions would be indicated as fault signals by not connecting the probe to it. For this reason, the probe unconnected signal used is derived from a forbidden area signal by eliminating pulses with a duration shorter than the allowable transition time of the controlled signals from one logical level to another. This is accomplished by the first delay circuit 020, which delays the positive edge of the forbidden area signal pulse, while transmitting the negative edge without delay.

Takto zpracovaný signál se přivádí na druhý zpožďovací obvod 090. který kladnou hranu signálu sonda nepřipojena přenáší bez zpoždění, kdežto zápornou zpožduje o dobu delší, než je pravděpodobná doba ustálení kontaktu sondy S, zprostředkovaného ruční manipulací se sondou S. Výstupní signál z posledního zpožďovacího obvodu má význam kontakt sondy neníThe signal thus processed is applied to the second delay circuit 090, which transmits the positive edge of the probe unconnected without delay, while the negative delay is delayed by more than the probable settling time of probe S mediated by manual probe S operation. Output signal from the last delay circuit does meaning contact probe is not

200 334 dosažen nebo ustálen”· Po logickém zpracování je tohoto signálu použito pro odvození signálu ZSK zákaz zadání stimulů následujícího kroku a je použit také pro světelný signál ze signálního zařízení 17° operátorovi: připoj sondu.200 334 Reached or Steady ”· After logic processing, this signal is used to derive the ZSK signal to prohibit the impulses of the next step and is also used for the light signal from the 17 ° signaling device to the operator: connect the probe.

Signály na výstupu 022 prvého zpoždovacího obvodu 020 lze považovat zaThe signals at the output 022 of the first delay circuit 020 can be considered as

a) nepřípustně dlouhou přechodovou dobu napětí sondy S z jedné logloké úrovně do druhé,a) an impermissibly long transition time of the probe S voltage from one loglock level to another,

b) chybu elektrické úrovně,b) electrical level error,

o) odpadnutí sondy S během testování.o) dropping of probe S during testing.

Tyto chyby jsou zaznamenávána paměťovým obvodem 050, avěak jenom v době, kdy sonda 8 má být připojena. Tato doba je vyznačena signálem sonda v akci, přivedeného společně se signálem sonda nepřipojena na vstup 032 prvního součinového obvodu 030. jehož výstup 033 je přiveden na vstup 051 pamětového obvodu 050.These errors are recorded by the memory circuit 050, but only when the probe 8 is to be connected. This time is indicated by the probe in action signal applied together with the probe signal not connected to the input 032 of the first product circuit 030. whose output 033 is applied to the input 051 of the memory circuit 050.

Doba, po kterou musí být sonda připojena při provádění testu v každém kroku, začíná zadáním stimulů a končí přečtením odezev zkoušené desky. Délka tohoto intervalu je progra—9 movatelná a může být například 100 x 10 s. Proto je signál operátorovi SVA sonda v akci odvozen od počátku čtení testovacího elova z paměti zařízení a příprevy testovacího kroku ve zkoušeči a trvá i po dobu testování, jejíž nejdelší programovatelné trvání je 2 s. Tímto uspořádáním Je dosaženo, že signál STA svítí vždy dostatečně dlouho s neproměnným jasem a nedochází k jeho zbytečnému přerušování.The length of time that the probe must be connected when performing the test at each step begins with the stimulus input and ends with the test plate responses being read. The length of this interval is programmable — 9, and can be, for example, 100 x 10 s. Therefore, the signal to the SVA probe operator in action is derived from the beginning of reading the test lead from the device memory and test step preparation. the duration is 2 s. With this arrangement it is achieved that the STA signal always lights long enough with constant brightness and does not unnecessarily interrupt.

Aby se neuplatňovaly možné chyby připojení sondy, vzniklé v době přípravy testovacího kroku, je pamětový obvod 050. určený pro záznam chyby připojení při ukončeném zadání každého kroku vždy znovu vynulován signálem NUL, přivedeným na jeho vstupní svorku 053.To avoid possible probe connection errors occurring at the time of the test step preparation, the memory circuit 050 for recording a connection error is always reset to zero by the NUL signal applied to its input terminal 053 when each step is completed.

Je-li předem známo, že při přípravě testu dojde k přesunu napětí hrotu sondy S do zakázané oblasti na dobu T tak, aby mohl vzniknout na výstupu 092 zpožďovacího obvodu 090 signál kontakt sondy nedosažen nebo neustálen, je možno dobu T vykrýt na programu závislým inhibičnfm signálem BF1 blokování funkce Indikátoru připojení sondy, přivedeným na vstup 023 prvního zpožďovacího obvodu 020. ^rokud by se tak nestalo, došlo by ke zbytečnému přerušení testování na dobu nastaveného zpoždění druhého zpoždovacího obvodu 090. které činí aai 1 až 2 sekundy a tím ke zbytečným časovým ztrátám.If it is known in advance that the probe tip voltage S will move to the forbidden area for a period of time T so that the probe contact signal does not reach or become unstable at the output 092 of the delay circuit 090, then the time T can be covered by program-dependent inhibition. BF1 signal blocking function of the indicator probe is connected, supplied to the input 023 of delay circuit 020. I f ^r should not happen, it would result in unnecessary disruption testing time delay, the second delay circuit 090 which makes AAI 1-2 seconds and therefore unnecessary time losses.

Signály o elektrické úrovni napětí hrotu sondy optických indikátorů 180 a 190 jsou v době automatického testování s použitím sondy potlačeny, aby nerušily obsluhu. Něje se tak pomooí signálu SVA, invertorů 130 a součinových obvodů 140 a 150.The voltage level signals of the probe tip of the optical indicators 180 and 190 are suppressed at the time of the probe auto-test to avoid disturbing the operator. This is not done by the SVA signal, the inverters 130 and the product circuits 140 and 150.

Claims

SUBJECT OF THE INVENTION

1. Device for locating and checking computer board faults, consisting of a logic function tester, inputting electrical stimuli from the device memory to the connector under test

Boards controlling their input and agreement of the electrical outputs at the test board connector with the expected values stored in the device memory and from a logic probe allowing to connect at least one internal node of the test board and a level comparator, characterized in that the output (012) of comparator (010) ) to indicate the forbidden signal control area is connected to the input (021) of the first delay circuit (020) for positive edge delay whose output (022) is connected to one input terminal (032)

200 334 of the first product circuit (030), the output (033) of the first product circuit (030) is coupled to the input terminal (051) of the memory circuit (050) whose output (052) is connected to the input terminal (300) of the control unit for evaluation error, the second input terminal (041) of the second product circuit (040) is connected to the input (071) of the third product circuit (070), the output (022) of the first delay circuit (020) is connected to the input (091) of the second delay circuit (090) ) for delaying the negative edge e, the first delay circuit (020) has another logic inhibit input (023) outside the pulse signal input (021).

The board fault monitoring and location device of claim 1, wherein the second input terminal (031) of the first product circuit (030) is coupled to the output terminal (044) of the second product circuit (040), at the inputs of which at least two clamps.

3. The apparatus for monitoring and locating board faults according to claim 1, wherein the output (074) of the third product circuit (070) is coupled to the first optical indicator (170).

4. Device for monitoring and locating board faults according to claims 1 to 3, characterized in that the output (052) of the memory circuit (050) is connected to a second optical indicator (060).

5. The board fault monitoring and location device of claim 1, wherein a third optical indicator (120) is connected to the output terminal (044) of the second product circuit (040).

A board fault monitoring and location device according to any one of claims 1 to 5, characterized in that the outputs (013, 014) of the comparator (010) are connected to the inputs (141, 151) of the fourth and fifth product circuits (140, 150). whose outputs (143, 153) are coupled to other optical probe voltage level indicators (S), logic zero (190) and logic one (180), the second inputs (142, 152) being connected to an inverter (130) output (132) ), whose input (131) is connected to the output (044) of the second product circuit (040).