CS196556B1

CS196556B1 - Transmission channel of the universal digital computer

Info

Publication number: CS196556B1
Application number: CS417175A
Authority: CS
Inventors: Stanislav Jura; Vojtech Kolacek; Hynek Sechovsky
Original assignee: Stanislav Jura; Vojtech Kolacek; Hynek Sechovsky
Priority date: 1975-06-13
Filing date: 1975-06-13
Publication date: 1980-03-31

Description

Předmětem předloženého vynálezu je přenosový kanál univerzálního číslicového počítače, určený pro komunikaci s přídavnými zařízeními počítače.The object of the present invention is a universal digital computer transmission channel intended for communication with additional computer devices.

Způsoby provozu kanálů a kanály samy o sobě jsou známé, ať jde o kanál multiplexní, selektorový nebo blokový multiplexní. Blokový multiplexní kanál se může například skládat ze sedmi funkčních bloků, jimiž jsou funkční blok styku s hlavní pamětí počítače, blok vyrovnávací paměti blokového multiplexního kanálu, blok místní paměti blokového multiplexního kanálu, blok styku s přídavnými zařízeními, řídicí blok, blok styku s procesorem počítače a diagnostický blok.Channel operation methods and the channels themselves are known, whether it is a multiplex, selector or block multiplex channel. For example, a block multiplex channel may consist of seven function blocks, which are a function block of contact with the main computer memory, a block block of the block multiplex channel, a block of local memory of the block multiplex channel, block with additional devices, control block, block with the computer processor. and diagnostic block.

Řídicí blok v běžném zapojení použitý pro přenosový kanál je značně objemný, složitý, a proto i nákladný.The control circuit in the conventional circuit used for the transmission channel is very bulky, complex and therefore expensive.

Tuto nevýhodu odstraňuje přenosový kanál univerzálního číslicového počítače, sestávající z funkčního b(pku pro styk s hlavní pamětí, z funkčního bloku vyrovnávací paměti, z funkčního bloku místní paměti, z funkčního bloku styku s přídavnými zařízeními, z funkčního bloku styku s procesorem počítače, z funkčního bloku diagnostiky a z řídicího funkčního bloku, které jsou napojeny na centrální sběrnici, skládající se ze svazku vodičů řídicích signálů, na svazek vodičů pro rozvod synchronizačních hodinových pulsů a ng druhý svazek vodičů pro obvody vyhodnocování přiority, podle vynálezu,jehož podstatou je, že řídicí blok je tvořen mikroprocesorem, který je propojen ponocnou sběrnicí s pracovní pamětí a pracovními registry a svazkem vodičů s pevnou řídicí pamětí, přičemž na vstup řídicího blokuje napojen svazek vodičů pro rozvod synchronizačních hodinových pulsů, a dále řídicí blok je oboustranně propojen s centrální sběrnicí, tvořenou svazkem vodičů řídicích signálů a svazkem vodičů informačních signálů a konečně je řídicí blok oboustranně propojen sdruhým svazkem vodičů pro obvody vyhodnocení priority a s řadičem bloku místní pamětí.This disadvantage is overcome by a universal digital computer transmission channel consisting of a function block (main memory contact), a buffer function block, a local memory function block, an accessory function block, a computer processor contact block, a the diagnostic function block and the control function block connected to the central bus, consisting of the control signal wiring harness, the synchronizing clock pulse wiring harness and the second wiring harness for the priority evaluation circuits, according to the invention, which is the block consists of a microprocessor, which is interconnected by a night bus with working memory and working registers and a wiring harness with fixed control memory, where the wiring harness for the synchronization of clocks is connected to the input of the control block; ok, it is mutually connected to the central bus, consisting of the control signal wiring harness and the information signal wiring harness, and finally, the control block is mutually interconnected by the second priority harness wiring harness and the local memory block controller.

Jedním z předních úkolů výpočetní techniky je zmenšování velikosti počítače. K tomu přispívá právě přenosový kanál univerzálního číslicového počítače podle vynálezu, kde použití mikroprocesoru v řídicím bloku znamená značné zmenšení rozměrů, zjednodušení, s tím spojenou menší poruchovost, a proto i zlevnění počítače.One of the leading tasks of computer technology is to reduce the size of a computer. The transmission channel of the universal digital computer according to the invention contributes to this, where the use of a microprocessor in the control block means a considerable reduction of the dimensions, simplification and the associated lower failure rate, and therefore a cheaper computer.

Jedno z možných provedení přenosového kanálu podle vynálezu představují připojená vyobrazení, kde obr. 1 je celkovým blokovým schématem přenosového kanálu univerzálního číslicového počítače a obr.One possible embodiment of a transmission channel according to the invention is represented by the accompanying drawings, wherein FIG. 1 is an overall block diagram of a universal digital computer transmission channel; and FIG.

je znázornění součásti tohoto kanálu, a to řídicího bloku s mikroprocesorem a s uspořádáním jeho zapojení do celého schématu kanálu.is a representation of a part of this channel, namely a control block with a microprocessor and with the arrangement of its connection throughout the channel diagram.

Přenosový kanál univerzálního číslicového počítače podle obr. 1 se skládá z funkčního bloku 1 pro styk s hlavní paměti 9 svazkem vodičů 17, z funkčního bloku 2 vyrovnávací paměti, z funkčního bloku 3 místní pamětí, z funkčního bloku 4 styky s přídavnými zařízeními 11; z funkčního bloku 6 styku s procesorem 12 počítače, z funkčního bloku 7 diagnostiky a z řídicího funkčního bloku 5, které jsou napojeny na centrální sběrnici 21, skládající se ze svazku vodičů 13 řídicích signálů, na svazek vodičů 15 pro rozvod synchronizačních hodinových pulsů ze zdroje 8 hodinových pulsů a na druhý svazek vodičů 16 pro obvody vyhodnocování priority. Blok 10, který může být také součástí blokového multipexorového kanálu je adaptér kanál-kanál.The universal digital computer transmission channel of FIG. 1 consists of a function block 1 for contacting main memory 9 with a wire harness 17, a function block 2 for buffering, a function block 3 for local memory, a function block 4 for contacts with additional devices 11; from the computer function block 6, the diagnostic function block 7, and the control function block 5, which are connected to the central bus 21, consisting of the control signal wiring harness 13, to the wiring harness 15 for distributing the synchronizing clock pulses from the source 8 clock pulses and a second wiring harness 16 for the priority evaluation circuits. The block 10, which may also be part of a block multipex channel, is a channel-channel adapter.

Řídicí blok 5 podle obr. 2 je tvořen mikroprocesorem 51, který je propojen pomocnou sběrnicí 51' s pracovní pamětí 53 a pracovními registry 54 a svazkem vodičů 52' s pevnou řídicí pamětí 52, přičemž na vstup řídicího bloku 5 je napojen svazek vodičů 15 pro rozvod synchronizačních hodinových pulsů, a dále je řídicí blok 5 oboustranně propojen s centrální sběrnicí 21, tvořenou svazkem vodičů 13 řídicích signálů a svazkem vodičů 14 informačních signálů, a konečně je řídicí blok 5 oboustranně propojen s druhým svazkem vodičů 16 pro obvody vyhodnocení priority a s řadičem bloku 3 místní paměti.The control block 5 of FIG. 2 is formed by a microprocessor 51, which is interconnected by an auxiliary bus 51 'with the working memory 53 and the working registers 54 and a wiring harness 52' with the fixed control memory 52. the control block 5 is mutually connected to the central bus 21, consisting of the control signal wiring 13 and the information signal wiring 14, and finally the control block 5 is mutually connected to the second priority evaluation wiring harness 16 and to the controller block 3 of local memory.

Řídicí blok 5 je uvažován jako mikroprocesor s pevnou řídicí pamětí, s pracovní pamětí s kapacitou například 128 slabik a s pracovními registry s šířkou jedné až dvou slabik. Řídicí blok přebírá od funkčního bloku 6 styku s procesorem instrukci, pokud funkční blok 6 negeneruje podmínkový kód CC přímo, čte řídicí informace z operační paměti 9 prostřednictvím funkčního bloku 1 pro styk s hlavní pamětí, analyzuje jejich obsah a na jejich základě řídí funkční bloky 1,2.3 a 4, generuje podmínkový kód CC a předává ho do funkčního bloku 6, vytváří stavové slovo kanálu CSW a Logout a ukládá je do funkčního bloku 3 místní paměti, respektive do operační paměti 9, žádá o přerušení, povoluje a řídí vyřízení.The control block 5 is considered to be a microprocessor with a fixed control memory, a working memory having a capacity of, for example, 128 bytes and working registers having a width of one to two bytes. The control block takes instruction from the processor block 6 if the function block 6 does not generate the CC condition code directly, reads the control information from the memory 9 via the main memory contact block 1, analyzes their contents and controls the function blocks 1 , 2.3, and 4, generates the CC condition code and passes it to function block 6, generates the channel status word CSW and Logout, and stores it in function block 3 of local memory or operational memory 9, interrupt requests, enables and controls execution.

Funkční blok 3 místní paměti obsahuje autonomní řadič komunikující s řídicím blokem 5 přes centrální sběrnici 21 a vlastní místní paměť, s kapacitou například 1024 bytů. Přístup k vlastní paměti sdílí řadič funkčního bloku 3 s řadičem řídicího bloku 5, a toto sdílení je uskutečněno prostřednictvím svazku vodičů 20 pro přímé spojení. Řídicí blok 5 má v tomto styku prioritu. Řadič bloku 3 místní paměti na základě příkazů z bloku 5 provádí autonomně tyto funkce: přidělování subkanálů, z nichž například 8 je s ílených a 56 nesdílených a tyto jsou přidělovány přídavným zařízením s adresami, například v rozsahu 64 až 255 dynamiky. Kanál se při tomto způsobu dynamického přiřazování projevuje vůči procesoru 12 počítače jako kanál s nesdílenými subkanály pro adresy 64 až 255 za předpokladu, že v pracovní paměti řídicího bloku 5 je volný, tak zvaný záložní subkanál, který je obsazen pouze v případě, že jsou obsazeny všechny dynamicky přiřazované subkanály. Počet sdílených subkanálů, počet adres přídavných zařízení přiřazených sdílenému subkanálu a režim sdílených subkanálů - selektorový nebo blokově komplexní jsou určeny kódem semipermanentní paměti umístěné v řídicím bloku 5.The local memory function block 3 comprises an autonomous controller communicating with the control block 5 via the central bus 21 and its own local memory, with a capacity of, for example, 1024 bytes. The access to the memory itself is shared by the function block controller 3 with the control block controller 5, and this sharing is effected via a wiring harness 20 for direct connection. The control block 5 has priority in this connection. On the basis of the commands from block 5, the local memory block controller 3 autonomously performs the following functions: allocation of subchannels, of which for example 8 are shared and 56 non-shared, and these are allocated to additional devices with addresses, e.g. In this dynamic assignment method, the channel manifests itself as a channel with non-shared subchannels for addresses 64 to 255 with respect to the processor 12, provided that the so-called backup subchannel is free in the working memory of control block 5, which is occupied only when occupied. all dynamically assigned subchannels. The number of shared subchannels, the number of additional device addresses assigned to the shared subchannel, and the shared subchannel mode - selector or block complex are determined by the semipermanent memory code located in control block 5.

Řídicí blok 5 rychle reaguje na instrukce z procesoru, a to přes funkční blok 6 styku s procesorem i při probíhajícím přenosu dat. Realizace funkčních bloků 1,2.4a 6je jednoduchá, nejsložitější operace provádí řídicí blok 5 s mikroprocesorovým řadičem.The control block 5 responds quickly to instructions from the processor, via the processor contact block 6, even when data is being transferred. The implementation of the functional blocks 1, 2, 4 and 6 is a simple, most complex operation performed by the control block 5 with the microprocessor controller.

Předložený vynález se týká přenosového kanálu univerzálního číslicového počítače a byl popsán na případě blokově multiplexního kanálu. Je však aplikovatelný i na selektorový a multiplexní kanál a jeho širší aplikací mohou být i jiná číslicová zařízení.The present invention relates to a universal digital computer transmission channel and has been described in the case of a block multiplex channel. However, it is also applicable to selector and multiplex channels, and other digital devices may also be of wider application.

Claims

SUBJECT OF THE INVENTION

A universal numeric computer transmission channel consisting of a main memory access function block, a memory function block, a local memory function block, an accessory function block, a computer processor contact block, a diagnostic function block, and a control function block a block which is connected to a central bus consisting of a control signal wiring harness, a synchronizing clock pulse wiring harness, and a second wiring harness for the priority evaluation circuits, characterized in that the control block (5) is formed by a microprocessor (51) which is interconnected by the auxiliary bus (51 ') with the working memory (53) and the working registers (54) and the wiring harness (52') with the fixed control memory (52), the wiring harness (5) being connected to the input of the control block (5). 15) for the distribution of synchronizing clock pulses, and further controlling them The control block (5) is mutually connected to the central bus (21) formed by the control signal wiring harness (13) and the information signal wiring harness (14) and finally the control block (5) is mutually interconnected with the second evaluation circuit harness (16) priority and with the local memory block controller (3).