CS196039B1

CS196039B1 - Connection for indication of failure of the threephase feeding system

Info

Publication number: CS196039B1
Application number: CS734677A
Authority: CS
Inventors: Jiri Skalicky; Pavel Kriz
Original assignee: Jiri Skalicky; Pavel Kriz
Priority date: 1977-11-10
Filing date: 1977-11-10
Publication date: 1980-02-29

Description

Vynález se týká zapojení pro indikaci poruchy třífázové napájecí soustavy,zejména výpadku jedné fáze nébo nesprávného sledu fází.The invention relates to a circuit for indicating a failure of a three-phase supply system, in particular a failure of a single phase or an incorrect phase sequence.

Řada elektrických zařízení,zejména v oblasti výkonové elektroniky a elektrických pohonů vyžaduje pro správnou funkci zcela určitý,předem stanovený sled fází napájecí třífázové sítě. Nedodržení, předepsaného sledu fází má v případě napájení asynchronního motoru za následek změnu směru otáčení,což může vést i k poruše poháněného stroje.V případě napájení zařízení,jako jsou tyristorové měniče frekvence,může změna sledu fází napájecí sítě způsobit poruchu tohoto zařízení, a tím vyřazení celého systému z činnosti.Podobným nebezpečím je vypadnutí jedné z napájecích fází,kdy nastává náhlé zvýšení zatížení,projevující se zvýšením proudu ve zbývajících dvou fázínb;Pokud napájené zařízení není ihned odstaveno,dojde k jeho havárii.Používané mechanické a reléové prostředky plní vždy jen jednu z obou požadovaných funkcí,navíc nejsou dostatečně spolehlivé.Many electrical devices, especially in the power electronics and electric drives sectors, require a certain predetermined phase sequence of the three-phase mains for proper operation. Failure to comply with the prescribed phase sequence results in a reversal of the direction of rotation of the asynchronous motor, which may lead to a failure of the driven machine. In the case of powering devices such as thyristor frequency converters, A similar danger is the dropping of one of the supply phases, when there is a sudden increase in load, resulting in an increase in current in the remaining two phasesb; If the powered device is not immediately shut down, it will crash. in addition, they are not reliable enough.

Uvedené nedostatky řeší zapojení pro indikaci poruchy třífázové napájecí soustavy podle vynálezu'tím,že přívod první fáze je přes první filtr připojen na první tvarovací obvod,přívod druhé fáze je přes druhý filtr připojen na druhý tvarovací obvod a přívod třetí fáze je přes třetí filtr připojen na třetí tvarovací obvod,výstupy všech tří kopných obvodů jsou připojeny na třívstupový obvod negovaného logického součinu,jehož výstup je připojen na nastavovací vstup prvního klopného obvodu typu D,jehož D-vstup je připojen k výstupu druhého klopného obvodu,a jehož vstup hodinových impulsů je připojen k výstupu prvního klopného obvodu,vý196 039These drawbacks solve the circuitry for indicating a failure of a three-phase power supply system according to the invention in that the first phase inlet is connected to the first forming circuit via a first filter, the second phase inlet is connected to the second forming circuit via a second filter and to the third forming circuit, the outputs of all three kick circuits are connected to a three-input negated logic circuit whose output is connected to the setting input of the first D-type flip-flop whose D-input is connected to the output of the second flip-flop and whose clock pulse input is connected to the output of the first flip-flop, output 196 039

18B 038 stup pivního klopného obvodu typu D je připojen ke vstupu hodinových impulsů druhého klopného obvodu typu D,jehož nastavovací vstup je spolu a jeho D-vstupem připojen na zdroj signálu o úrovni logické jedničky,a jehož výstup je spojen se vstupem výkonového zesilovače,jehož výstup tvoří výstup zapojení,přičemž mazací vstup pivního klopného obvodu typu D a mazací vstup druhého klopného obvodu typu D jsou přes zpožžovací RO-Člen připojeny na zdroj impulsu o úrovni logické jedničky.Vstupními signály jsou jednotlivá fázová napětí dané soustavy.Vyfiltrované a na obdélníkový tvar vytvarované napěíové signály přicházejí na logický obvod,označovaný také jako hradlo typu NAND.Při bezporuchovém stavu je jejich sled takový,že v každém okamžiku je alespoir jeden z nich na úrovni logické nuly.Na výstupu logického obvodu je signál na úrovni logické jedničky,klopné obvody jsou blokovány a na výstupu zapojení je signál o úrovni logické nuly.Po výpadku fáze nastane stav,kdy fázové signály jsou současně na úrovni logické jedničky. Potom nulový signál z logického obvodu překlopí klopné obvody a na výstupu zapojení se objeví signál o úrovni logické jedničky,který uvádí v činnost signalizační systém a automatiku,vypín jící chráněné elektrické zařízení.Při nesprávném sledu fází dojde k překlopení klopných obvod a výstupní signál zapojení uvede v činnost signalizační a vypínací automatiku.18B 038 the D-type beer flip-flop is connected to the clock pulse input of a second D-flip flop whose adjusting input and its D-input are connected to a logic level 1 signal source and the output of which is coupled to a power amplifier input. the output consists of a wiring output, whereby the D-type beer flip-flop input and the D-type second flip-flop input are connected to a logical 1-level pulse source via a RO-Member delaying input. The input signals are individual phase voltages of the system. shaped voltage signals come to a logic circuit, also called a NAND gate. In a trouble-free state, their sequence is such that at least one of them is at logic zero level at any time. At the logic circuit output is a logic one, flip-flop are blocked and at the output wiring is a logic zero level signal. After a phase failure, a phase condition occurs at the same time as the logic one. Then, the zero signal from the logic circuit flips the flip-flops and the logic 1 level signal appears at the wiring output, which triggers the alarm system and the automatic shutdown of the protected electrical equipment. signaling and tripping automatics.

Příklad provedení zapojení pro indikaci poruchy třífázové napájecí soustavy podle vynález je uveden na přiložených výkresech,na nichž na obr.l je blokové schéma zapojení,obr.2 znázorňuje průběhy signálů při výpadku jedné fáze a obr.3 představuje, průběhy signálu při nesprávné sledu fází.1 shows a block diagram, FIG. 2 shows the waveforms of a single phase failure, and FIG. 3 shows the waveforms of an incorrect phase sequence. .

Vstupními signály zapojení jsou sílové napětí první fáze R,druhé fáze S a třetí fáze T.Pj ní fáze R je přes první.filtr 11 připojena na první tvarovací obvod 21.druhá fáze S je přes druhý filtr 12 připojena na druhý tvarovací;obvod 22 a třetí fáze T je přes třetí filtr 13 p: pojena na třetí tvarovací obvod 23.tvarovací obvody 21.22.23 je možno s výhodou realizovat p mocí klopných obvodů.Výstupy všech tří tvarovacích obvodů 21.22.23 jsou připojeny na vstupy 32.33 třívstupového obvodu 30 negovaného logického součinu.Výstup 34 třívstupvého obvodu JO připojen na nastavovací vstup 41 prvního klopného obvodu 40 typu D.The input wiring signals are the voltage of the first phase R, the second phase S and the third phase T. The second phase S is connected to the first forming circuit 21 via the first filter 11. The second phase S is connected to the second forming circuit 22 via the second filter 12. and the third phase T is connected via a third filter 13p to the third shaping circuit 23.forming circuits 21.22.23 are preferably realized by flip-flops. The outputs of all three shaping circuits 21.22.23 are connected to inputs 32.33 of the three-input circuit 30 negated. The output 34 of the three-input circuit JO is connected to the setting input 41 of the first D-type flip-flop 40.

Jeho vstup hodinových impulsů je připojen na výstup prvního tvarovacího obvodu 21, a D-vstup 42 je připojen na výstup druhého tvarovacího obvodu 22.Výstup 4^ prvního klopného ol du 40 tápu D je připojen na vstup 53 hodinových impulsů druhého klopného obvodu 50 typu D.J< D-vstup 52 je paralelně s nastavovacím vstupem 51 připojen na zdroj 70 impulsů a úrovni log: jedničky.Mazací vstup 44 prvního klopného obvodu 40 typu D a mazací vstup 54 druhého klopnél obvodu 50 typu D jsou připojeny na zdroj 70 impulsů o úrovni logické jedničky přes zpožžova RC-člen 80,který zabezpečuje vynulování obou klopných obvodů 40.50 typu D v okamžiku připoj na napětí.Výstup 55 draného klopného obvodu 50 typu D zapojený na výkonový zesilovač 60 tvo výstup indikačního signálu.Its clock pulse input is connected to the output of the first forming circuit 21, and the D-input 42 is connected to the output of the second forming circuit 22. The output 40 of the first flip-flop 40 is connected to the clock 53 of the second <D-input 52 is connected to pulse source 70 and log level 1 in parallel with adjusting input 51. Lubrication input 44 of first type D flip-flop 40 and lubrication input 54 of second type D flip-flop 50 are connected to logic level 70 pulse source The RC-member 80, which provides resetting of both D-type flip-flops 40.50 at the moment of connection to the voltage, is output. The output 55 of the D-type flip-flop 50 connected to the power amplifier 60 forms the indication signal output.

Fázové napětí jednotlivých fází R,S,T jsou příslušnými tvarovacími obvody 31.32. JJ. reál vánými například klopnými obvody,tvarována při průchodu nulou na fázové signály U·^, Pj₂* obdélníkového průběhu.Jsou-li všechny tři fáze R,S,T zapojeny ve správném sledu,je v kažiéi okamžiku alespoň jeden z fázových signálů U^, ^32* ^ϋ33 ^na ^^rovni logické nuly.Potom je výi ní signál třívstupového obvodu 30 na úrovni logické jedničky,Při výpadku například prvj fáze R změní se fázový signál U^ této fáze z logické nuly na logickou jedničku.Posléze ha okamžik,kdy fázové signály U^i» ϋ^₂, všech fází mají současně hodnotu logické jedničkyThe phase voltages of the individual phases R, S, T are respective shaping circuits 31.32. JJ. Vanya real example latches, formed on at zero voltage phase signals U · ^, ₂ * Pi rectangular průběhu.Jsou if all three phases R, S, T, connected in the correct sequence at the time kažiéi least one of the phase signals U ^ , ^ϋ ^ 32 * 33 ^ ^equal ^to logical nuly.Potom it is higher třívstupového signal circuit 30 at a logic one, for example when failure Prvja R phase is a phase change signal U ^ this phase from logic zero to logic jedničku.Posléze ha moment where phase signals U ^ i »ϋ ^ ₂ , all phases are simultaneously logical ones

188 038 se změní výstupní signál U·^ třívstupověho obvodu 30 na logickou nulu.První klopný obvod. 40 typu D překlopí a na jeho výstupu £5.a stejně tak i na výstupu 55_: druhého klopného obvodu 50 typu D se objeví signál o úrovni logické jedničky.Tento výstupní signál pak po zesílení v zesilovači 60 působí jako signál indikace poruchy daného systému.188 038, the output signal U3 of the three-input circuit 30 is changed to logic zero. The first flip-flop. 40 D-type flip input and output £ 5.a as well as at the outlet _55: the second flip-flop 50, a D appears in the signal level of the output signal of the logical jedničky.Tento then, after amplification in an amplifier 60 acts as a signal indicating failure of the system.

Při správném sledu jednotlivých fází R,S,T má v okamžiku vzestupné hrany fázového signálu U^ první fáze R přivedeného na hodinový vstup 43 prvního klopného obvodu 40 typu D fázový signál Ujg druhé fáze S na D-vstupu 42 tohoto klopného obvodu hodnotu logické nuly, a na výstupu £5. prVního klopného obvodu £0 typu D je signál úrovni logické nuly.Při poruše sledu fází,potom v okamžiku vzestupné hrany fázového signálu U^ první fáze R na hodinovém vstupu 43 pivního klopného obvodu 40 typu D je na D-vstupu 42 tohoto hradla již fázový signál U·^, odpovídající třetí fázi T,který má úroveň logické jedničky.První klopný obvod 40 typu D překlopí,na jeho výstupu 45 se objeví signál o úrovni logické jedničky,který přiveden na hodinový vstup 53 druhého klopného obvodu 50 typu D překlápí tento obvod,neboť na jeho D-vstupu 52 je trvale signál o úrovni logické jedničky.Na výstupu 55 druhého klopného obvodu 50 se opět objeví výstupní signál o úrovni logické jedničky,který po zesílení v zesilovači 60 indikuje poruchu.With the correct sequence of the individual phases R, S, T at the moment of the rising edge of the phase signal U1 of the first phase R applied to the clock input 43 of the first D-type flip-flop 40 , and at the output £ 5. In the case of phase sequence failure, at the moment of the rising edge of the phase signal U1 of the first phase R at the clock input 43 of the type D beer flip-flop 40, the gate is already phase The first flip-flop 40 of type D flips, at its output 45 a logic one level signal occurs, which is applied to the clock input 53 of the second flip-flop 50, type D At the output 55 of the second flip-flop 50, a logical one level signal appears again, which, when amplified in the amplifier 60, indicates a fault.

Zapojení podle vynálezu může sloužit k havarijnímu odpínání elektrického zařízení od napájecí soustavy a pro signalizaci poruch.The circuit according to the invention can be used for emergency disconnection of electrical equipment from the supply system and for signaling failures.

Claims

SUBJECT OF THE INVENTION

Wiring for indicating a failure of a three-phase power supply system, in particular a failure of one phase or an incorrect phase sequence, characterized in that the first phase supply (H) is connected via a first filter (11) to the first forming circuit (21); ) is connected to the second forming circuit (22) via a second filter (12) and the third phase (T) supply is connected to the third forming circuit (23) via a third filter (13), the outputs of all three forming circuits (21.22,23) are connected to a three-input negated logic product (3) whose output (34) is connected to the adjusting input (41) of the first D-type flip-flop (40), whose D-input (42) is connected to the output of the second forming circuit (22) and whose clock pulse input (43) is connected to the output of the first forming circuit (21), the output (45) of the first type D flip-flop (40) is connected to the clock pulse input (53) of the second type D flip-flop (50), whose sett The acknowledgment input (51), together with its D-input (52), is connected to a signal source (70) at logic 1 level, and whose output (55) is connected to the input of a power amplifier (60) whose output constitutes a wiring output. wherein the lubrication input (44) of the first D-type flip-flop (40) and the lubrication input (54) of the second D-type flip-flop (50) are connected to a logical one level pulse source (70) via a delay RC-member (8).