CS196008B1

CS196008B1 - Connection of the circuit for modification of adresses in autonomous controlling systems

Info

Publication number: CS196008B1
Application number: CS900277A
Authority: CS
Inventors: Vladimir Vratny; Jan Hekrdle
Original assignee: Vladimir Vratny; Jan Hekrdle
Priority date: 1977-12-29
Filing date: 1977-12-29
Publication date: 1980-02-29

Description

systémů pro přenos datdata transmission systems

Vynález se týká zapojení obvodu pro modifikaci adres v autonomních řadičích systémů pro přenos dat.BACKGROUND OF THE INVENTION The present invention relates to circuitry for address modification in autonomous controllers of data transmission systems.

Programované autonomní řadiče generují řídící instrukce, tj. adresu, subadresu a funkční kód, podle vlastních instrukcí, které jsou uloženy v paměti. Dosud známé typy autonomních řadičů potřebují pro generování každé řídící instrukce jedno vlastní instrukci uloženou nejméně v jedné buňce paměti. Řízení sestavy s větším počtem funkčních jednotek nebo bloků vyžaduje od řadiče schopnost generovat větší počet řídících instrukcí, čímž vznikají vyšší nároky na velikost paměti, a to i v případě, kdy v sestavě je větší počet funkčních jednotek ovládaných řídícími instrukcemi se stejným funkčním kódem, ale e rozdílnými adresami a subadresami. Některé řadiče jsou k tomuto účelu vybaveny tak zvaným indexregistrem, který však dovoluje jen postupnou změnu adresy bud po jednom, nebo po více krocích. Jiné řadiče vybavené schopnosti adresování řeší tento problém podprogramem, který poněkud ušetří místě v paměti, ale za cenu zpomalení obsluhy celé sestavy.Programmed autonomous controllers generate control instructions, ie address, subaddress and function code, according to their own instructions, which are stored in memory. Previously known types of autonomous controllers need one separate instruction stored in at least one memory cell to generate each control instruction. Controlling an assembly with a plurality of functional units or blocks requires the controller to be able to generate a larger number of control instructions, thereby increasing memory requirements, even if the assembly has a plurality of functional units controlled by control instructions with the same function code but e different addresses and subaddresses. Some controllers are equipped with a so-called index register for this purpose, but it allows only a gradual change of the address in one or more steps. Other addressing-equipped controllers solve this problem with a subroutine that saves some memory space, but at the cost of slowing down the assembly.

VýSe uvedené nedostatky řeší zapojení podle vynálezu, jehož podstata spočívá v tom, že registr počáteční adresy, registr konečné adresy, registr počáteční subadresy a registr konečné subadresy jsou rozděleny do dvou skupin se samostatným srovnávacím obvodem adres a srovnávacím bbvodem subadres, přičemž obě skupiny registrů jsou vzájemněThe above-mentioned drawbacks solve the circuit according to the invention, which is characterized in that the start address register, end address register, start subaddress register and end subaddress register are divided into two groups with separate address comparison circuits and subaddress comparison reasons, both groups of registers being each other

196 008196 008

198 008 , spojeny prostřednictvím prvého a druhého obvodu logického součtu, spínacího obvodu a vodiče mezi výstupní svorkou srovnávacího obvodu adres a vstupní svorkou pro přenos srovnávacího obvodu subadres. Zapojení může být provedeno tak, že soubor vstupních svorek zapojení pro konečnou adresu je spojen se vstupními svorkami pro data registru konečné adresy a výstupní svorky dat tohoto registru jsou spojeny s první polovinou vstupních svorek srovnávacího obvodu adres. Soubor vstupních svorek zapojení pro počáteční adresu je spojen se vstupními svorkami pro data registru počáteční adresy a výstupní svorky tohoto registru jsou spojeny s druhou polovinou vstupních svorek srovnávacího obvodu adres. Soubor vstupních svorek zapojení pro konečnou subadresu je spojen se vstupními svorkami pro data registru konečná subadresy a výstupní svorky dat tohoto registru jsou spojeny s první polovinou vstupních svorek srovnávacího obvodu subadres. Soubor vstupních svorek zapojení pro počáteční subadresu je spojen se vstupními svorkami pro data registru počáteční subadresy a výstupní svorky dat tohoto registru jsou spojeny s druhou polovinou vstupních svorek srovnávacího obvodu subadres. Vstupní svorka zapojení pro přičtení jedničky je spojena se vstupní svorkou pro přičtení jednočky registru počáteční subadresy, vstupní svorka zapojení pro nulování registru počáteční subadresy je spojena se vstupní svorkou pro nulování tohoto registru a současně se čtvrtou vstupní svorkou prvého obvodu logického součtu. Výstupní svorka pro přenos registru počáteční subadresy je spojena s druhou vstupní svorkou prvého obvodu logického součtu. Vstupní svorka zapojení pro nastavení registru počáteční subadresy je spojena s třetí vstupní svorkou prvého obvodu logického součtu a s třetí vstupní svorkou druhéhodovodu logického součtu. Výstupní svorka prvého obvodu logického součtu je spojena se vstupní svorkou pro přičtení jedničky registru počáteční adresy. Výstupní svorka druhého obvodu logického součtu já spojena se vstupní svorkou pro nastavení registru počáteční subadresy. Vstupní svorka zapojení pro nastavení váečh registrů je spojena se vstupní svorkou pro nastavení registru konečné adresy, se vstupní svorkou pro nastavení registru počáteční adresy, se vstupní svorkou pro nastavení registru konečné subadresy a s druhou vstupní svorkou druhého obvodu logického součtu. Výstupní svorka srovnávacího obvodu adres je spojena se vstupní svorkou pro přenos srovnávacího obvodu subadres, s druhou vstupní svokkou obvodu logického spučinů a s třetí vstupní svorkou pro řízení spínače. Výstupní svorka srovnávacího obvodu subadres je spojena s prvou vstupní svorkou obvodu logického součinu a s prvou vstupní svorkou spinacího obvodu. Vstupní svorka logické jedničky je spojena se vstupní svorkou pro přenos srovnávacího obvodu adres. Vstupní svorka zapojení pro ovládání spínacího obvodu je spojena s druhou vstupní svorkou spínacího obvodu. Výstupní svorky dat registru počáteční adresy jsou spojeny β výstupními svorkami zapojení pro stav běžné adresy. Výstupní svorky dat registru počáteční subadresy jsou spojeny s výstupními svorkami zapojení pro stav běžné subadresy.198,008, connected by first and second logic sum circuits, a switching circuit, and a wire between the address reference circuit output terminal and the subaddress reference circuit transfer terminal. The wiring may be such that a plurality of terminal input terminals are coupled to the terminal address data input terminals, and the terminal output data terminals are connected to the first half of the address comparison circuit input terminals. The wiring input terminal set for the starting address is connected to the input terminals for the start address register data, and the output terminals of this register are connected to the other half of the address comparison circuit input terminals. The set of terminal input terminals for the finite subaddress is connected to the input terminals for the finite subaddress register data, and the output data terminals of this register are connected to the first half of the input terminals of the subaddress comparator circuit. The set of input terminals for the initial subaddress is connected to the input terminals for the initial subaddress register data, and the output data terminals of this register are connected to the other half of the input terminals of the subaddress comparator circuit. The input terminal for adding the one is connected to the input terminal for adding the initial of the initial subaddress register, the input terminal for resetting the initial subaddress register is connected to the input terminal for resetting this register and simultaneously to the fourth input terminal of the first logic total circuit. The output terminal for transferring the initial subaddress register is connected to the second input terminal of the first logic sum circuit. The input terminal for setting the initial subaddress register is connected to the third input terminal of the first logical total circuit and to the third input terminal of the second conduit of the logical total. The output terminal of the first logic sum circuit is coupled to the input terminal to add one of the start address register. The output terminal of the second logic sum circuit I is connected to the input terminal to set the initial subaddress register. The input weights for setting register weights are connected to the input terminal for setting the register of the final address, with the input terminal for setting the register of the final address, with the input terminal for setting the register of the finite subaddress and with the second input terminal of the second logic. The address comparator output terminal is coupled to an input terminal for transmitting the subaddress comparator circuit, a second logical trigger circuit input terminal, and a third switch control input terminal. The output terminal of the subaddress comparator circuit is coupled to the first input terminal of the logic product circuit and to the first input terminal of the switching circuit. The logic 1 input terminal is connected to the input terminal for address matching. The input circuit for controlling the switching circuit is connected to the second input terminal of the switching circuit. The output terminals of the start address register data are connected by the β output terminals for the common address status. The output terminals of the initial subaddress register data are connected to the wiring output terminals for the current subaddress state.

Výhodou zapojení podle vynálezu je, že poskytuje autonomnímu řadiči, ve kterém je zapojení zabudováno, možnost generovat řídící instrukce, ve kterých jsou žádaným způsobem měněny adresy a subadresy v oboru počáteční a konečné adresy a v celém, popřípadě jén v určené Části, oboru subadres, na základě jediné instrukce uložené v paměti, kteráThe advantage of the circuitry according to the invention is that it provides the autonomous controller in which the circuitry is embedded with the ability to generate control instructions in which addresses and subaddresses are changed in the desired way in the starting and ending addresses field and based on a single instruction stored in memory that

196 008 adresiije tento registr modVikáce adres. Vyšší účinek zapojení se proto projevuje úsporou místa v paměti, která je tím větší, Čím větší počet funkčních jednotek nebo bloků je takto obsluhován.196,008 addresses this address modifier register. The greater the effect of the wiring, therefore, results in a saving of memory space, the greater the larger the number of functional units or blocks is thus handled.

Novým účinkem zapojení je skutečnost, že umožňuje několik dalších variant způsobu postupné změny adres a aubadres, které usnadňují hromadnou obsluhu funkčních jednotek a bloků.A new effect of the connection is the fact that it allows several other variants of the method of gradual change of addresses and aubadres, which facilitate mass operation of functional units and blocks.

Příklady, postupné změny adres a subadres obvodem podle vynálezu:Examples, sequential changes of addresses and subadres by the circuit according to the invention:

Je-li rozepnut spínač, který může být realizován například logickým obvodem, stav registru počáteční hodnoty aubadres, který je realizován pomocí čítače, se postupně zvyšuje od počáteční subadreay až do naplnění jeho kapacity, kdy dojde k přenosu do registru počáteč*» ní adresy, který je rovněž realizován pomocí čítače, a registr - čítač subadres začne postupně měnit svůj stav opět od jeho nulového obsahu až do současného dosažení předvolené konečné adresy a subadreay.If a switch that can be realized, for example, by a logic circuit, is opened, the state of the aubadres initial value register, which is realized by means of a counter, gradually increases from the initial subadreay until its capacity becomes full and transferred to the start address register. which is also realized by means of a counter, and the register - subaddress counter starts to change its state again from its zero content until it reaches the preset final address and subadreay.

Předchozí způsob může být modifikován signálem pro nulování, a případně signálem pro nastaveni registru - čítače subadres. Signál nulování může vzniknout při neúspěšné operaci, například při neúspěšném přenosu dat na adresu,,kde neexistuje registr. Registr-čítač subadres potom póstupně zvyšuje svůj obsah až do·doby, kdy se objeví signál, nulování, přičemž dojde k přenosu do registru-čítače adres a registr-čítač subadres se znulujé. Stejný účinek má signál nastavení jen s tím rozdílem, že registr-čítač subadres nezačne znovu postupovat od nuly, ale od póčáteční subadrssy.The foregoing method may be modified by a reset signal and optionally a register-subaddress counter signal. The reset signal may be generated by an unsuccessful operation, such as an unsuccessful transfer of data to an address where the register does not exist. The register-subaddress counter then incrementally increases its content until the zero signal appears, transferring it to the address-counter register and the sub-address register counter being reset. The same effect has a setting signal with the only difference that the register-subaddress counter does not start again from zero, but from the postparty subadrssy.

Sepnutý spínač způsobí, žs dosažení konečné subadreay dojde k znovunastavení regiatru-čítače subadres na počáteční hodnotu a k přenosu do registru-čítače adres. V tomtb režimu tedy řadič generuje instrukce s postupně měnícími se subadresami jen v mezích od počáteční hodnoty do konečné s postupně narůstajícími adresami až do současného dosažení konečné subadreay i adresy.The closed switch causes the register-subaddress counter to be reset to the initial value and transmitted to the address-register register when the final subadreay is reached. Thus, in the tomtb mode, the controller generates instructions with progressively changing subaddresses only within the limits of the initial value to the final with increasing addresses until the final subadreay and address are reached.

Předchozí způsob může být modifikován signálem pro nastavení, kdy registr-čítač subadres nemusí dospět až do své konečné hodnoty, když signál pro nastavení registru čítače způsobí přenos do registru-čítače adres a registr-čítač subadres vrátí na jeho poáá* iThe previous method may be modified by a setup signal where the register-subaddress counter does not have to reach its final value when the counter register-set signal causes transmission to the address-counter register and the register-subaddress counter returns to its host.

teční hodnotu.tangential value.

Všechny tyto kombinace dovolují obsluhovat celé sestavy jednotek a bloků, ve kterých nemusí být obsazeny všechny adresy a subadreay tím způsobem, že neobsazené adresy a subadreay se přeskakují, a tak je dosaženo zrychlení celé obsluhy.All these combinations allow to handle whole sets of units and blocks, in which not all addresses and subadreas may have to be occupied by skipping the unoccupied addresses and subadreas, thus speeding up the entire service.

Na připojeném výkrese je znázorněno blokové uspořádání zapojení podle vynálezu.The attached drawing shows a block arrangement according to the invention.

Soubor vstupních svorek 102 zapojení pro konečnou adresu je spojen se vstupními svorkami 11 pro data registru kpnečné adresy 1 a výstupní svorky 10 dat tohoto registru jsou spojeny s první polovinou vstupních svorek 51 srovnávacího obvodu adres 5. Soubor vstupních svorek 103 zapojeni pro počáteční adresu je spojen se vstupními svorkami 21 pro data registru počáteční adresy 2 a výstupní svorky 20 tohoto registru jsou spojeny s druhou polovinou vstupních svorek 52 srovnávacího obvodu adres. Soubor vstupních svorek 105 zapojení pro konečnou subadresu je spojen se vstupními svorkami 31 pro data registru konečné subadresy 3 a výstupní svorky 30 tohoto registru jsou spojeny s první polovinou vstupních svorek 61 srovnávacího obvodu 6 subadres. Soubor vstppních svorek 106 zapojení přo počáteční eubadreeu je spojen se vstupními svorkami 41 dat registru počáteční subadresy 4a výstupní svorky 40 tohoto registru jsou spojeny s druhou polovinou vstupních svorek 62 srovnávacího obvodu 6 subadres. Vstupní svorka 108 zapojení pro přičtení jedničky je spojena se vstupní svorkou 44 pro přičtení jedničky registru 4 počáteční subadreey, vstupní svorka 107 zapojení pro nulování registru počáteční subadresy £ je spojena se vstupní svorkou 43 pro nnlování tohoto registru a současně se Čtvrtou vstupní svorkou 74 prvého obvodu 7 logického součtu. Výstupní svorka 45 pro přenos registru počáteční subadresy je spojena s druhou vstupní svorkou 72 prvého ohvodu 7 logického součtu. Vstupní svorka 104 zapojení pro nastavení registru počáteční subadresy je spojena s třetí vstupní svorkou 7J prvého obvodu 7 logického součtu. Výstupní svorka 70 prvého obvodu 7 logického součtu je spojena se vstupní svorkou 23 pro přičtení jedničky registru počáteční adresy 2. Výstupní svorka 80 druhého obvodu 8 logického součtu je spojena se vstupní svorkou 42 pro nastavení registru počáteční subadresy 4. Vstupní svorka 101 pro nastavení všech registrů je spojena se vstupní svorkou 12 pro nastavení registru konečné adresy 1, se vstupní svorkou 22 pro nastavení registru počáteční adresy 2, se vstupní svorkou 32 pro nastavení registru konečné subadresy 3 a s druhou vstupní svorkou 82 druhého obvodu 8 logického součtu. Výstupní svorka 50 srovnávacího obvodu adres 5 je , spojena se vstupní svorkou 63 pro přenos srovnávacího obvodu 6 subadres, s druhou vstupní svorkou 92 obvodu logického součinu 9 as třetí vstupní svorkou 123 pro řízení spínače 100. Výstupní svorka 60 srovnávacího obvodu 6 subadres je spojena s prvou vstupní svorkou. 91 obvodu 9 logického součinu a s prvou vstupní svorkou 121 spínacího obvodu 100. Vstupní avorka 113 logické jedničky je spojena se vstupní svorkou 53 pro přenos srovnávacího obvodu J adres. Vstupní svorka 114 zapojení pro pvládání spínacího obvodu 100 je spojena s druhou vstupní svorkou 122 spínacího obvodu 100. Výstupní svorky dat 20 registru počáteční adresy 2 jsou spojeny s výstupními svorkami 109 zapojení pro stav běžné adresy. Výstupní svorky 40 dat registru £ počáteční subadresy jsou spojeny s výstupními svorkami 112 zapojení pro stav běžné subadresy.A plurality of terminal input wiring terminals 102 are coupled to input terminals 11 for the end address register data 1, and the output data terminal 10 of this register is coupled to the first half of the address comparator input terminals 51. the input terminals 21 for the register address of the start address 2 and the output terminals 20 of this register are connected to the other half of the input terminals 52 of the address comparison circuit. The set of terminal input terminals 105 for the final subaddress is connected to the input terminals 31 for the register data of the final subaddress 3, and the output terminals 30 of this register are connected to the first half of the input terminals 61 of the subaddress comparator 6. A plurality of input terminals 106 for the initial eubadree connection are connected to the input terminals 41 of the initial subaddress register data 4a, and the output terminals 40 of this register are connected to the other half of the input terminals 62 of the subaddress comparator circuit 6. The input addition wiring terminal 108 is coupled to the input terminal 44 for adding the register 1 of the initial subaddress, the input terminal 107 for resetting the register of the initial subaddress 8 is connected to the input terminal 43 for resetting this register and simultaneously to the fourth input terminal 74 of the first circuit. 7 of the logical total. The output terminal 45 for transferring the initial subaddress register is coupled to the second input terminal 72 of the first logic sum circuit 7. The wiring input terminal 104 for setting the initial subaddress register is coupled to the third input terminal 7J of the first logic sum circuit 7. The output terminal 70 of the first logical total circuit 7 is coupled to the input terminal 23 to add a one of the start address register 2. The output terminal 80 of the second logical total circuit 8 is coupled to the input terminal 42 to set the initial subaddress register 4. it is connected to the input terminal 12 for setting the register of the final address 1, the input terminal 22 for setting the register of the starting address 2, the input terminal 32 for setting the register of the final subaddress 3 and the second input terminal 82 of the second circuit 8. The address comparator output terminal 50 is coupled to input sub-address comparator input terminal 63, second logic product 9 input terminal 92, and third input terminal 123 to control switch 100. The subaddress comparator output terminal 60 is coupled to the first input terminal. 91 of the logic product circuit 9 and with the first input terminal 121 of the switching circuit 100. The logic one input terminal 113 is coupled to the input terminal 53 for transmitting the address comparison circuit J. The wiring input terminal 114 for operating the switching circuit 100 is coupled to the second input terminal 122 of the switching circuit 100. The output terminals 20 of the start address register 2 are connected to the output terminals 109 for the common address state. The output terminals 40 of the initial subaddress register data 6 are coupled to the output terminals 112 for the current subaddress state.

Popsané zapojeni pracuje následujícím způsobení Vstupní data na svorkách 102 konečné adresy se zaznamenají do registru konečné adre sy 1, vetupni data Π9 svorkách 103 počáteční adresy se zaznamenají do registru počáteční adresy 2, vstupní data na svorkách 105 konečné subadresy ss zaznamenají do registru konečné subadresy 3 a vstupní data na svorkách 106 počáteční subadresy ee zaznamenají do registru počáteční subadresy'4 v době přítomnosti záznamového impulsu na vstupní svorce 101 zapojeni. Registr počáteční adresy 2 a registr počáteční subadresy 4 jsou vytvořeny z Čítačů s paralelní předvolbou a s nulováním.. Před rsgistr-čítač subadres lze s výhodou předřadit ještě jeden registr 200 pro záznam počáteční subadresy, který ee provede rovněž záznamovým impulsem na svorce 101. Na konci každého cyklu, kdy se řadič obrací k tomuto zapojení pro adreeu, kterou čte ze svorek 109. a pro eubadreeu, kterou Čte ze svorek 112. je generován signál pro přičtení jedničky k obsahu registru-čitače subadres, který se objeví na svorce 108. Stav registru-čítačé subadres je srovnáván srovnávací· obvodem 6 subadres s obsahem registru konečné subadresy J.The described circuit works as follows: The input data at the terminal address 102 is recorded in the register of the final address 1, the access data Π9 of the starting address terminals 103 are recorded in the register of the starting address 2, the input data at the terminals 105 and the input data at the terminals 106 of the initial sub-address ee are recorded in the register of the initial sub-address 4 at the time of the presence of a recording pulse at the input terminal 101 of the wiring. The start address register 2 and the start subaddress register 4 are formed from parallel preset counters and reset. Advantageously, another start subaddress register 200 may be preceded by the sub-address counter rsgistr-counter 200, which also executes a recording pulse at terminal 101. each cycle when the controller turns to this connection for the adree that it reads from terminals 109. and for the eubadree that it reads from terminals 112. a signal is generated to add one to the contents of the subaddress counter register that appears at terminal 108. Status the register-counter subaddress is compared by comparative circuit 6 of the subaddress with the content of the register of the final subaddress J.

198 001198 001

V praním způsobu modifikace, kdy je kontakt spínacího obvodu 100 rozepnut, se výsledek srovnání subadres srovnávacím obvodem 6 subadres neuplatní. Registr-čítač subadres postupně zvyšuje svůj stav až do naplnění svá kapacity, a po přičtení další jedničky vydá signál přenosu na svorce 45, který postupuje přes obvod 7 logického součtu na vstupní svorku 23 registru-čítače adres, ve kterém se zvýší stav o jedničku. Současně s tím se registr-čítač subadres znuluje a znovu počítá ale ne od výchozí subadresy, nýbrž od nuly. Zapojení pracuje tímto způsobem tak dlouho, až dojde k vyrovnání obsahu registru konečné adresy 1 s obsahem registru-čítače adres, kdy srovnávací obvod 5 adres vydá na své výstupní svorce 50 signál, který je veden na vstupní svorku 63 srovnávacího obvodu 6 aubadres, který se takto připraví na okamžik vyrovnání obsahu registru konečné subadresy 3 s obsahem registru-čítače subadres. Jakmile dojde k vyrovnání těchto registrů, srovnávací obvod 6 subadres vydá na svorce 60 signál, oznamující dosažení konečné adresy i konečné subadresy. V éobě, kdy registr-čítač subadres mění svůj obsah, a přitom nedosáhl ještě naplnění své kapacity, může-být znulován signálem, který se přivede na vstupní svorku 107 zapojení. Tím se registr-čítač subadres znuluje a generuje ee signál přenosu přes obvod 7 logického součtu do registru-čítače adres. Obdobně se může uplatnit signál pro nastavení, který, se objeví na vstupní svorce 104 zapojení» Registr-čítač subadres se v tom případě znovu vrátí do stavu počáteční subadresy, který může být převzat z pomocného registru 200. a generuje se signál přenosu do registru-čítače adres. Popsaným způsobem lze modifikovat subadresy v celém oboru obsahu registru-čítače subadres. Druhý způsob modifikace adres a subadres nastává při spojeném kontaktu spínače 100. Registr-čítač subadres postupně mění svůj obsah od předvolené počáteční hodnoty až do konečné. Po vyrovnání stavů registru konečné subadresy 3 a registru-čítače subadres další příchozí signál na vstupní svorku 108 pro přičtení jedničky způsobí, že srovnávací obvod 6 subadres generuje výstupní signál na svorce 60, který přes obvod 8 logického součtu nastaví řegistr-čítač subadres znovu ma počáteční subadresu, a přitom přes obvod 2 logického aoučtu generuje signál přičtení jedničky k obsahu registru-čítače adres. Tento prostup se opakuje až do vyrovnání obsahu registru koncové adresy 1 s obsahem registru-čítače adresy, kdy srovnávací obvod 5 adres vydá na výstupní svorce 50 signál, který připraví srovnávací obvod 6 subadres na okamžik vyrovnání obsahu registru konečné subadresy 3 a obsahem registru-čítače subadres. Jakmile dojde k vyrovnání obsahů obou registrů, Srovnávací obvod 6 generuje na své výstupní svorce 60 signál, který spolu se signálem S výstupní svorky gO srovnávacího obvodu adres 2 P^ře3 obrod 9 logického součinu generují výstupní signál zapojení na svorce 111. který je trvalý a oznamuje dosažení konečné adresy a konečně subadresy. současně. K novému nastavení registru-čítače 4 subadres přitom hedocází, protože výstupní signál na svorce 50 srovnávacího obvodu 5 adres přes vstupní svorku 123 spínacího obvodu 100 způsobí dočasné rozpojení kontaktu. Zapojení se uvede do počátečního stavu k novému cyklu modifikace adres signálem nastavení, který se přivede na vstupní svorku zapojení 101 pro nastavení všech registrů, čímž jsou znovu zadány hodnoty počáteční a konečné adresy a subadresy. Times také zruší výstupní signály na svorkách 50 a 60 obou srovnávacích obvodů 2 a 6, v důsledku Čehož pomine i výstupní signéíIn a washing method of modification wherein the contact of the switching circuit 100 is open, the result of the comparison of the subadres is not applied by the comparator circuit 6 of the subaddress. The register-subaddress counter gradually increases its state until it reaches its capacity, and upon addition of the next one, it issues a transmission signal at terminal 45, which passes through the logical sum circuit 7 to the input terminal 23 of the register-address counter, in which it increases by one. At the same time, the subaddress register-counter is zeroed and re-counted but not from the default subaddress, but from zero. The circuit works in this manner until the contents of the register of the final address 1 are aligned with the contents of the register-address counter, when the address comparator 5 outputs a signal at its output terminal 50 which is applied to the input terminal 63 of the comparator 6 aubadres. thus, for a moment, it prepares the contents of the register of the final sub-address 3 with the contents of the register-subaddress counters. Once these registers have been aligned, the subaddress comparator circuit 6 outputs a signal at terminal 60 indicating both the final address and the final subaddress have been reached. In an era where the register-subaddress counter changes its content and has not yet reached its capacity, it can be reset by a signal applied to the input terminal 107 of the wiring. This resets the register-counter subaddress and generates an ee signal of transmission over the logical-sum circuit 7 to the register-address counter. Similarly, a set-up signal may be applied, which will appear at the input terminal 104 of the wiring. In this case, the subaddress register register returns to the initial subaddress state, which can be taken from the auxiliary register 200. address counters. As described, subaddresses can be modified throughout the content scope of the register-subaddress counter. A second way of modifying addresses and subaddresses occurs when the switch contact 100 is connected. The register-subaddress counter gradually changes its content from a preset initial value to a final one. After equalizing the states of the final subaddress register 3 and the subaddress register register, the next incoming signal to the input terminal 108 for adding one causes the subaddress comparator circuit 6 to generate an output signal at the terminal 60 sub-address, while generating a 1-to-counter signal to the contents of the register-address counter via the logic-ac circuit 2. This permeation is repeated until the contents of the destination address register 1 are aligned with the contents of the address register-counter, where the address comparator 5 outputs a signal at the output terminal 50 to prepare the sub-address comparator 6. subadres. When the balancing contents of the two registers, a comparator circuit 6 generates, at its output terminal 60 a signal which, together with the signal output terminal MgO address comparison circuit 2 P ^e3 resurgence 9 AND gate generates an output signal at terminal 111. The wiring which is permanently and announces reaching the final address and finally the subaddress. at the same time. To reset the register of the subaddress counter 4, the output signal at terminal 50 of address comparison circuit 5 via input terminal 123 of switching circuit 100 causes a temporary disconnection of the contact. The wiring is initialized to a new cycle of address modification by a setup signal that is applied to the wiring input terminal 101 to set all registers, re-entering the start and end address and subaddress values. The Times will also cancel the output signals at terminals 50 and 60 of both comparator circuits 2 and 6, which will also ignore the output signal

X9B 008 zapojení pro konec cyklu modifikace ná svorce 111« Signál pro nastavení na vstupní svorce 104 zapojení pro nastavení registru-čítače subadres může způsobit znovunastavení registru-čítače subadres 4 na počáteční subadreau s přenosem jedničky do registru-čítače 2 adres kdykoliv, kdy registr-čítač £ subadres ještě nedosáhl stavu konečná subadresy. Tímto způsobem je adresa i subadresa modifikována jen v mezích počáteční a konečná adresy i počáteční a konečná subadresy.X9B 008 End of cycle modification at terminal 111 «The setting signal at input terminal 104 of the subaddress counter-register setting may cause the register-subaddress 4 to be reset to the initial subadreau with the transfer of one to the address-register 2 at any time the subaddress counter 8 has not yet reached the finite subaddress state. In this way, the address and subaddress are modified only within the starting and ending addresses, as well as the starting and ending subaddresses.

Srovnávací obvody-adres % a subadres 6 moflou být realizovány logickým komparátorem, aritmeticko-logickým obvodem, popřípadě paralelním ačítacím obvodem. Při použití paralelního sčítacího obvodu je třeba zajistit, aby výstupní signály dat na výstupních svorkách 10 registru konečné adresy 1 a na výstupních svorkách 30 registru konečné subadresy 3 byly invertovány.Addressing circuits% and subaddress 6 can be realized by logic comparator, arithmetic-logic circuit, or parallel reading circuit. When using a parallel addition circuit, it is necessary to ensure that the data output signals at the output terminals 10 of the final address register 1 and at the output terminals 30 of the finite subaddress register 3 are inverted.

Zapojení podle vynálezu je možno s výhodou použití ze jména pro autonomní řadiče, kterým usnadňuje vykonávání řady unkcí, jako je hromadné testování stavů, hromadné zapínání a vypínání funkčních celků, hromadný záznam nebo čtení dat v celém oboru nastavených adres a subadres. Zařazením pomocného registru 200 před registr-čítač subadres, popřípadě i před registr -čítač adres, lze dosáhnout cyklické modifikace adres v nastavených mezích, kdy nový cyklus může být vyvolán jen jediným signálem pro nastavení na svorce 104 zapojení pro nastavení registru-čítače subadres. Tím se značně zjednoduší i obslužný program pro danou sestavu funkčních jednotek nebo bloků.The wiring according to the invention can be advantageously used in particular for autonomous controllers, by which it facilitates the execution of a number of sessions, such as mass status testing, mass switching on and off of functional units, mass recording or reading of data in the entire set of addresses and subaddresses. By placing the auxiliary register 200 in front of the register-subaddress counter, or even before the register-address counter, a cyclic modification of the addresses within set limits can be achieved, whereby a new cycle can be triggered by a single set-up signal. This greatly simplifies the utility for a given set of functional units or blocks.

PfiEDMfiT VYNÁLEZUOBJECT OF THE INVENTION

Claims

An circuit for address modification in autonomous controllers of data transmission systems, characterized in that the start address register (S), the end address register (1), the start subaddress register (4), and the end subaddress register (3) are divided into two groups with separate address comparator (5) and subaddress comparator (6), both groups of registers being connected to each other by first and second logic sum circuits (7,8) and on the other hand by a switching circuit (100) with an output terminal (50) of the address comparison circuit (5) is connected to the input terminal (63) of the reference circuit (6) of the subaddress.

Wiring according to claim 1, characterized in that the set of input terminals (102) of the wiring for the final address is connected to the input terminals (11) for the register of the final address (1) and the output terminals (10) of the data of this register are connected β half of the input terminals (51) of the address comparison circuit (5), the set of input terminals (103) for the start address is connected to the input terminals (21) for the start address register data (2) and the output terminals (20) of this register are connected to the other half of the input comparator terminals (52) of the address comparison circuit (5), the set of input terminals (105) of the wiring for the final eubaddress are connected to the input terminals (31) for the data of the finite subaddress register (3) and output terminals (30) connected to the first half of the input terminals (61) of the comparator circuit / 6/.subadres, the set of input terminals / 106 /

198 00 wiring for the initial subaddress is connected to the input terminals (41) of the initial subaddress register data (4) and the output terminals (40) of this register are connected to the other half of the input terminals (62) of the comparator circuit (6) (1) the number 1 wiring is connected to the input terminal (44) to add the initial subaddress register (4), the input terminal (107) the resetting of the initial subaddress (4) is connected to the input terminal (43) to reset this register and at the same time as the fourth input terminal (74) of the first logic sum circuit (7), the output terminal (45) for transmitting the initial subaddress register (4) is connected to the second input terminal (72) of the first logical sum circuit (7), input terminal 104 / wiring for setting the initial subaddress register (4) is connected to the third input terminal (73) of the first circuit (7) of the logical sum, output terminal (70) of the first o the logic sum circuit (7) is connected to the input terminal (23) to add a start address register number (2), the output terminal (80) of the second logical sum (8) is connected to the input terminal (42) to set the start subaddress register (4), the input terminal ^ 101 / for setting all registers is connected to the input terminal (12) for setting the end address register (1), with the input terminal (22) for setting the start address register (2), with the input terminal / 32 to set the finite subaddress register (3) and the second input terminal (82) of the second circuit (8) of the logic sum, wherein the output reference circuit (50) of the address comparison circuit (5) is connected to the input terminal (63) subaddress, with the second input terminal (92) of the logic product circuit (9) and with the third input terminal (123) to control the switching circuit (100), and the output terminal (60) of the comparator circuit (6) is connected to the first the input circuit (91) of the logic product and with the first input terminal (121) of the switching circuit (100), the input terminal (113) of the logic one is connected to the input terminal (53) for transmitting the reference circuit (5) of addresses, and the input terminal (114) of the circuit for controlling the switching circuit (100) is coupled to the second input terminal (122) of the switching circuit (100), while the output data terminals (20) of the initial subaddress register (2) are connected to the output terminals (109) for the common address state, and the output terminals (40) of the initial subaddress register data (4) are connected to the output terminals (112) of the common subaddress state wiring.

1 drawing

196 008 tn o

** 4

O m

O

107 108

-β (O

AND"

Ei ji. £ £

I