CN87102161A - 具有多个控制存贮器的用于微程序控制数据处理系统的装置和方法 - Google Patents

Abstract

在所揭示的微程序控制的数据处理系统中，使用了多个控制存贮器，按照对宏指令顺序的响应控制该数据处理系统。在每个控制存贮器之间设置有锁存部件。这些锁存部件是在给定的地址上产生的，并在不同的系统时钟周期内把它加到每个控制存贮器上。由此，在不同的时钟周期内，从每个控制存贮中给出相对应的微指令段，并使它有可能通过中央处理机把其微指令段与其对应着的数据流协调一致。采用多个控制存贮器可以减少为延迟微指令段所需的“门”的数目。

Description

本发明，一般来说，涉及的是数据处理系统，更具体来讲，是涉及用微程序技术来实现的中央处理子系统。通过所给出的在不同时间期间上借助于同样的微指令作存取的多个控制存贮器，实现简化中央处理子系统。

图1示出了一个典型的数据处理系统。该数据处理系统至少包括一个中央处理装置或子系统10（或11），至少一个输入/输出装置或子系统13（或14），一个主存贮装置或子系统15，以及联接这些装置或子系统的系统总线19。该中央处理装置以软件或固件存贮的程序中的指令顺序处理这些逻辑信号组。一般是把逻辑信号组及其程序本身（至少在程序的执行期间）存贮在存贮装置内。该输入/输出装置给出该数据处理系统与终端机、各个大容量存贮装置、各通信装置、以及其它要求联接到该数据处理系统上的装置之间的接口。为了使该数据处理系统初始化，以及为了控制测试及诊断程序，可以把控制台接到中央处理机上，并且当该系统处于运行状态时把它作为一个终端来使用。借助于在数据处理系统各子系统之间提供联接的系统总线，给出用于改换数据处理系统的结构，以适应各种处理要求的一种适宜的方法。本发明涉及的指令的执行是通过中央处理机来完成的。

在如图1所示的数据处理系统中，其数据信号组的实际处理是在通常称之为程序的有关指令组的控制下进行的。这些指令是按顺序执行的。图2a说明了根据有关技术对指令序列的执行。第一个时间间隔T₀表示中央处理机子系统执行指令＃1。执行了该第一个指令之后，在第二个时间间隔T₀内，中央处理机子系统依次执行下一个指令＃2。一旦完成了指令＃2，则在第三个时间间隔T₀上，该数据处理机执行指令＃3。为了保持指令的顺序执行，该数据处理机对任何指令的执行时间间隔，都要求是予先确定的时间间隔。如果指令的执行时间是可变的话，那么在该中央处理机内就必须包括一些复杂的装置，以便协调在该中央处理机内各逻辑部件组之间，以及在该中央处理机与该数据处理系统的其它子系统之间的数据信号组的交换。因此，这三个指令的执行周期通常将是基本时间周期的三倍。很明显，要能使指令系统中最长的指令也可以执行，该基本时间间隔就必须要足够的长。

为了让中央处理机能更快地执行指令，在此设计了用于把通常称为宏指令的执行分解成至少一个微指令执行的方法。依次将每个微指令分成一个微指令段组，由中央处理机按顺序执行每个段。通过组织该装置以适当方式执行微指令段，就可以按叠加方式实现微指令的执行了。这种方式称之为指令系统的“流水线”执行方式。这时，每个分段微指令的执行时间周期可以（虽然并非一定是必要）取比非分段微指令的执行所要求的时间周期稍长一些，因为该附加装置要求把微指令分成为微指令段，所以也有可能比非分段微指令更快地执行指令流。图2b示出了将一个微指令分成为多个段的情况，可以看出，每个段都涉及到中央处理机中的分开的并且是相互独立的操作部件组。根据数据处理系统设计上基本公知的技术，那些寄存器和门就把执行专门段的操作部件组分开了。该子间隔t₀，对于每个段来说，都必须有足够长的时间周期，以便使得每个装置组中所有可能的段都可以执行。

图2C说明，通过采用“流水线”方式，其结果是提高了顺序执行微指令速度的可能。现在是以等于n倍t₀的新的时间周期t₀′（可能要长些）完成指令＃1。这里，t₀是执行每个微指令段所要求的子间隔，n是执行每个微指令所要求的微指令段的数目。按顺序的下一个微指令，即微指令＃2，是在微指令＃1开始后的一个间隔t₀上起始。按顺序的第三个微指令，即微指令＃3，又在微指令＃2开始后的一个间隔t₀上起始。每个微指令都可以使它的执行时间量增加。然而，一旦完成第一个微指令的起始时间间隔过去之后，则每个微指令都将在每个时间间隔t₀之后才完成。因而，既使其单个微指令的执行可以采取更长的时间，对于微指令序列来说，可以加速序列的执行。

图3a示出了实现微指令序列“流水线”执行的中央处理机10的结构。该中央处理机分成一个指令子系统31和一个与它相联的控制器32，一个执行子系统33以及一个超高速缓冲存贮子系统（或本地存贮子系统）34。将超高速缓冲存贮子系统34联接到系统总线19上，并且在控制器32控制下，利用系统总线与该数据处理系统的其它子系统交换逻辑信号组。执行子系统33也在控制器32的控制下，实现通过执行指令而确定的数据信号组的处理。指令子系统31接收要执行的宏指令，并且以能够用来控制中央处理机10的运行方式修整其指令。将该对应其宏指令的信号加到一个随机存取存贮器上，或加到控制器32中的逻辑上，因此通过该宏指令信号寻址的控制器32中的随机存取存贮器的存储单元包含有一个地址。把这个地址再加到控制器32内的一个控制存贮器上。该控制存贮器是一个可寻址的存贮器。把从控制存贮器中输出的信号称之为微指令，并且也是加到中央处理系统的逻辑部件上的逻辑信号。由微指令给出的信号，控制中央处理机的运行。按组设置这些来自微指令的信号，这些组称之为微程序，并且可以把每个微程序用来控制一部分中央处理机，例如控制一个微指令段的执行。

图3a示出该数据处理机的简化组成，为说明本发明起见，我们把为完成一个指令的执行，将中央处理机10的每个装置的时间都取作相等的时间。因此借助于该数据处理机10，对于要执行的指令来说，图2c说明了一组指令的执行。要知道，在这里所用的术语“周期”，不应当只限于中央处理机的一个全时钟周期。图3b，4a及4b可以表示中央处理机的全周期，也可以表示中央处理机的部分周期，这要取决于本专业领域内的普通专业技术人员所周知的逻辑设计上的考虑。参见图2c和3a，在第一个时间间隔t₀期间，将通过指令装置处理第一个指令。在第二个时间间隔t₀期间，该数据处理机的执行子系统33可以处理第一个指令，而中央处理系统的指令子系统31可以处理第二个指令。在第三个时间间隔t₀期间，该超高速缓冲存贮器可以处理指令＃1，该执行系统可以处理指令＃2，而指令装置可以处理指令＃3。只要把指令输入到指令子系统31或者通过微转移和序列发生器（示于图4b）给出地址，则在高速缓冲存贮器子系统，执行子系统以及指令子系统中进行的同时处理的这种三级“流水线”就可以连续下去。

很显然，把该数据处理机划分成为所指出的几个功能装置，一般来说，对于给出一个可运行的“流水线”结构是不够充分的。以上所描述的每个功能子系统31，32，33及34为了完成每个必要的运算，从而完成每个指令的执行，均可以要求有多个子系统。由于将该中央处理机10划分为许多按顺序执行给定微指令的子系统，因此，有时必须把称作为微程序并控制各个装置的信号组有次序地进行延迟，从而把该微程序与该信号组流协调一致起来，并通过中央处理机10的这些子系统进行处理。

图3b示出了用于延迟给出微程序的控制器32′。正如图3b中所示，从如象指令子系统31（参见图3a）中的指令缓冲器（未示出）中取出宏指令，并把它加到译码随机存取存贮器50上。在时间T₃期间，将随机存取存贮器50的输出，以及用于完成宏指令的一组微指令中的第一个微指令的地址，通过如象锁存器70及缓冲器80这样的暂时存贮元件加到控制存贮器60上（以下将会看到，不应当对所用到的术语“锁存器”或“缓冲器”给予限制，任何暂态存贮元件，如象触发器电路或触发电路，都是可以替换的）。控制存贮器60产生相关联的一组微程序，然后把它加到锁存器62上。

把锁存器62分成三段，以适应图2c所说明的三级“流水线”工作。因而，在时间周期T₄期间，锁存器62输出在其中以微程序存贮的三组逻辑信号组中的一个，并把它送到中央处理机的子系统上去，同时，把其余的两组逻辑信号组加到锁存器64。在时间周期T₅期间，锁存器64输出其余两组微程序中的一组，并把它送到中央处理机的子系统上去，而且把最后一组微程序存入锁存器68。而后，在时间周期T₆期间，锁存器68输出其最后的一组微程序。

正如大家知道的那样，随着中央处理机复杂性的增加，控制器的复杂性也增加了，微指令大大增加，并且不易控制，随之而来的是在装置32中锁存器的数目和尺寸也增加了。因此，一直感到需要给出更加易于操纵的微指令控制技术，并且减少加到中央处理机10的子系统上去的那些微程序中包含的问题。

本发明的目的是提供一个改进的数据处理系统。

本发明的另一个目的是提供一个改进的微程序控制的数据处理系统。

本发明的另一个目的是提供一个具有多个控制存贮器的中央处理机。

本发明更特别的目的是给出多个控制存贮器，在这些控制存贮器中，可以把那些相同的微地址加到从这些控制存贮器中所选择出的一个上。

本发明的另一个特别的目的是给出多个控制存贮器，在不同的系统时钟周期期间，可以把地址加到这些控制存贮器上去。

根据本发明，在微程序的控制下，借助于中央处理机的运行来实现以上所提及的目的和一些其它的目的。控制装置给出控制处理数据信号组的装置的一些信号。控制装置包括许多用于将地址信号组转换成微指令段的控制存贮器。通过采用多个控制存贮器，在不同的时钟周期期间就可产生微指令段，并且可以及时地与各个微指令的执行协调一致。这些控制存贮器导致多个微指令段，并且每个微指令均具有比来自单个控制存贮器的微指令更窄的字段。通过在不同的时间（对于一个给定的地址而言）上产生微指令，从而减少通常用于将微指令与该段的执行相协调的部件数目。

本发明的这些特征以及其它的一些特征，在阅读下面带有附图的说明书后，将会得到理解。

图1是采用了本发明数据处理系统的方框图。

图2a，图2b及图2c将一条指令划分为段的图解。

图3a是带有能够实现分段指令执行的控制器的中央处理机的方框图。

图3b是用于图3a所示的中央处理机中的控制器的方框图。

图4a是根据本发明构成的具有多控制器的数据处理系统的方框图。

图4b是在图4a中加上时序图的控制器的方框图。

1.附图的详细说明

前面根据有关的技术描述了图1、2及3。这种中央处理机的控制器32中设有多个控制存贮器。图4b示出了本发明控制器32更为详细的方框图。在图4a和图4b中示出了多个时间间隔，特别是T₁至T₆。这些时间间隔通常涉及用于执行一个微指令的中央处理机的控制流，也就是说，每个时间间隔通常涉及一个微指令段的执行。从超高速缓冲存贮器子系统34中取出指令并送入指令缓冲器401。在予定的时间上，从指令缓冲器401中取出一个给定的（宏）指令，在时间T₂期间，经过锁存器410把它加到译码随机存取存贮器402上，把来自该译码随机存取存贮器402的输出信号加到多路转换器/锁存器电路403的第一组终端上。在时间T₂期间，把来自该多路转换器/锁存器电路403的输出信号加到第一控制器404，同时也加到锁存器电路416上。但是在到达时间T₄之前，输出信号没有送入锁存器电路416。控制存贮器404的输出信号直接加到微转移及序列发生逻辑器405及锁存器电路411。在时间T₄期间，把来自锁存器电路416的输出信号加到控制存贮器402及锁存器电路414。把控制存贮器402的输出信号直接加到锁存器电路413。在时间T₅期间，把来自锁存器电路414的输出信号加到第三个控制存贮器409，而该第三控制存贮器409的输出信号直接加到锁存器电路419。因此，可以看出，分别在时间间隔T₄、T₅和T₆期间，锁存器411，413和419的输出信号是微指令段，这些微指令段可以借助相同的地址和在相连贯的时钟周期内产生。

作为基本的中央处理装置的例子，示出了带有锁存器电路426的执行逻辑单元425和带有锁存器电路421的寄存存贮器420。这样的中央处理装置在不同的时间接收微程序，并且可以接收来自不同的控制存贮器的微指令段。把锁存器电路410，403，411，413，414，416和419，连同锁存器电路421和426都包括在内，为的是强调按装置分组并按时间进行划分。

作为该装置的一个例子，把微转移及序列发生逻辑405包括在内。这样的装置要求尽早地接收来自控制存贮器的信号。在一些其它的运算中，使用微转移序列发生器来实现转移运算以及转移子程序。把来自控制存贮器404的微指令段加至装置405，可以调用象转移运算或转移子程序这样的运算。把来自控制存贮器404的信号加给多路转换器/锁存器电路403，使得电路403能从微转移及序列发生逻辑单元405中选择出信号来。应当强调的是，一旦电路403从微转移及序列发生逻辑单元405中选择了信号，那么就把该控制器32转向开始一个新的并且在时间T₂期间起始的微指令。

2.最佳实施方案

通常按照数据信号组完成逻辑运算的执行逻辑单元425一般包括有若干个装置，并且可以多种模式运行。为了控制每个按其适当模式进行操作的装置，需要不同组的逻辑信号（微程序）。另外，一般来讲，都是在一个时钟周期内完成该执行逻辑单元425的操作。同样地，该执行逻辑单元以及连带的装置的有效操作，要求那些要处理的数据对其执行逻辑单元的适当部件来说是容易获得的。在现代的中央处理系统的设计中，该执行逻辑单元一般将实现多种运算，但仅仅是把那些理想的运算结果输送至随后适宜的逻辑部件。在该最佳实施方案中，在第一个系统时钟周期内要进行运算的数据信号组，在随后的系统时钟周期内数据信号组上的运算，以及在后来的系统时钟周期内其运算结果的利用和分配都发生在一个相对窄的时钟周期带之中。

然而，根据公知的技术原理，可以把这些操作分隔开。

因此，在微指令顺序的期间内，可以把多个控制存贮器与数据信号组的顺序处理同步起来。显然，如果可以达到更适宜的微指令段的同步的话，就可以把加到控制存贮器上的地址信号延迟到每个控制存贮器的一个时钟周期以外。再有，也是很显然的，虽然在整个所完成的微指令的宽度上并没有任何节省，但是通过把微指令至少划分成为两个比较小的微指令就可以在实现过程中得到很多方便。

作为一个特例，如果中央处理机的原始控制存贮器有150位的字段和约15位的地址字段，那么采用三个约有50位字段的控制存贮器和一个周期延迟的地址字段，就在图3b中的锁存器62上大约省去了100个锁存器。再者，在锁存器64上能省去50个锁存器，而在锁存器414上仅增加了15个锁存器。

很显然，这些串联起来的锁存器403，416和414可以减少部机的数目。这些部件必须根据所采用的对一个控制存贮器的一个地址同时被驱动。这种在信号分配扇出上的减少是很有意义的。因而，可以看出，随着中央处理机复杂程度的增加，微指令的大小或“流水线”中的级数也随之增加，而采用本发明则可大大降低中央处理机控制器中逻辑电路实现的复杂程度。

所有上述描述说明了本发明最佳实施方案的工作。但这并不意味这就是本发明的保护范围。本发明的保护范围仅限于以下的权利要求书。从上述描述可以看出，那些围绕本发明的精神及范畴的种种变型，对那些本专业领域内的普通专业人员来说，都将是很显然的。

Claims (6)

1、一个微程序控制的中央处理机，包括有：

根据一个宏指令，能够处理数据信号组的多个部件，其中，把上述中央处理机划分成与一个微指令段相关联并相对应的逻辑部件组，并将每个微指令段按照予定的时间顺序加到所带的逻辑部件组上；

第一控制存贮器对应于上述宏指令相连带着的第一地址信号组，并至少给出一个第一微指令段；以及

第二控制存贮器，适于接收相对上述第一地址信号组的第二地址信号组，并至少给出一个第二微指令段，而且从上述第一个微指令段中按照不同的时钟周期产生该第二微指令段。

2、权利要求1中的中央处理机，还包括一个对应于相对上述第二地址信号组的第三地址信号组的第三控制存贮器，并至少给出一个第三微指令段，而且从上述第一及第二微指令段中按照不同的时钟周期产生该第三微指令段。

3、权利要求2中的中央处理机，其中上述第一、第二及第三地址信号组，通常是等同的。

4、用于控制微程序控制的数据处理系统而产生微指令段的方法，包括如下步骤：

在第一个系统时钟周期中，通过第一个控制存贮器至少产生一个第一微指令段;以及

在第二个系统的时钟周期中，通过第二个控制存贮器至少产生一个第二微指令段。

5、权利要求4中，产生微指令的方法，还包括在第三个系统时钟周期中，通过第三个控制存贮器至少产生一个第三微指令段的步骤。

6、权利要求5中，产生微指令的方法，还包括对该第一个、第二个及第三个控制存贮器，实质上都采用同样的地址信号组的步骤。

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