CN2814513Y - 基于arm内核的税控器 - Google Patents
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Abstract
基于ARM内核的税控器,包括税控卡接口和用户卡接口电路、微处理器、时钟电路、电擦除存储器、闪速存储器、串口通信或USB模块电路,完成税控卡和用户卡读写的智能卡模块、微处理器通过接口与时钟电路、电擦除存储器、闪速存储器、串口通信电路或USB模块连接,税控器通过串口通信模块或USB模块和上位计算机相连,通过税控卡和用户卡接口实现税控功能,税控数据存放在闪速存储器中,中间数据存放在电可擦除存储器中,实现数据传递的智能卡模块同时支持FLASH卡的读写,微处理器采用基于ARM7TDMI的嵌入式微处理器。本实用新型提高整机可靠性,集成程度高,体积小,进行大数据量查询等操作时,速度和工作效率有保证。
Description
一、技术领域
本实用新型涉及一种电子税控设备。
二、背景技术
税控收款机是具有税控功能的电子收款机。税控器是税控收款机的衍生产品,主要是配合计算机工作,实现税控功能。
国外没有相似的产品。国内有部分企业开发了税控器,但均采用8位单片机或基于8位单片机内核的芯片制作,其中,主要采用基于Intel公司的MCS51内核的单片机或片上系统,工作频率较低,时钟主要为12MHz左右,最高不超过24MHz;程序容量为8K到64K字节;存储量为2M、4M字节,个别支持8M字节存储空间。目前税控器掉电保护采用后备电池给SRAM供电方式,在上下电时可能会干扰SRAM中的数据。现有税控器体积较大,采用外部适配器供电,整机集成度有待提高。目前的税控器由于采用的芯片工作频率较低,在进行大数据量查询等操作时,速度慢,工作效率低,影响最终用户的使用。
三、发明内容
本实用新型目的是:设计一种基于ARM内核的税控器,提高整机可靠性和集成程度高,减小体积,进行大数据量查询等操作时,速度和工作效率有保证。
基于ARM内核的税控器,包括税控卡接口和用户卡接口电路、微处理器、时钟电路、电擦除存储器、闪速存储器、串口通信或USB模块电路,完成税控卡和用户卡读写的智能卡模块、微处理器通过接口与时钟电路、电擦除存储器、闪速存储器、串口通信电路或USB模块连接,税控器通过串口通信模块或USB模块和上位计算机相连,通过税控卡和用户卡接口实现税控功能,税控数据存放在闪速存储器中,中间数据存放在电可擦除存储器中,实现数据传递的智能卡模块同时支持FLASH卡的读写,其特征是微处理器采用基于ARM7TDMI的嵌入式微处理器。本实用新型的进一步改进是电源采用计算机PS/2接口电源。即税控器的供电由计算机的PS/2接口提供,由电源模块实现该功能。
本实用新型的特点是:基于ARM内核的税控器是目前采用基于MCS51内核产品的更新换代产品。(1)ARM总线为32位,带流水线,MCS51为8位,无流水线;(2)指令代码为RISC指令集(精简指令集),MCS51为CISC(复杂指令集),前者的指令执行效率要优于后者;(3)采用片上系统(SOC),整机集成程度高,可靠性好,产品体积小;(4)采用大容量串行FLASH存储器(8M字节),远远大于国标要求和同类产品,可以满足各种使用情况;(5)无电源适配器,直接由宿主供电(6)掉电数据保护和事务完整性(7)多种数据存储器混合使用,保证存储器的寿命平衡,提高可靠性。实时时钟采用独立的芯片,没有利用核心处理器本身所具有的时钟功能,主要是确保走时准确。每天误差不超过10秒。本实用新型存储部分采用根据擦写次数采用两种存储器,其中,电可擦除存储器主要存放配置和程序运行过程中经常变化的数据,并在掉电后可以保持。闪速存储器主要存放税控器完成税控功能所需要的税控数据和发票数据,存储方式采用滚动存储方式。为了简化设计提高整机可靠性,减小体积,采用了串行闪速存储器。
鉴于目前采用8位单片机或基于8位单片机内核的芯片制作的税控器工作速度不快,价格较高,存储容量有限,体积过大等情况,决定采用32位ARM内核开发税控器。而基于ARM7TDMI的嵌入式微处理器具有极好的功能。
基于ARM内核的芯片较多,经过反复筛选、比较和试验,确定采用Philips的LPC2104芯片,在该芯片的基础上开发完成本实用新型——基于ARM内核的税控器。供电没有采用外部适配器供电方式,而采用从计算机自备的PS/2接口提供电源供应。大大节省了整机成本至少35元人民币。
本实用新型电源掉电保护采用高容量电容在整机掉电后持续供电1分钟供电,在事务处理完毕再自动关机,确保事务处理的完整性。
四、附图说明
图1为本实用新型结构框图
图2(包括图2-1至图2-4)为实用新型电路图,图2-1是核心处理器电路图、图2-2是电源和时钟模块电路图、图2-3是智能卡模块电路图、图2-4是USB智能卡模块和串口通讯电路图。
五、具体实施方式
税控器的核心处理器部分的应用程序通过下载方式导入到芯片中。程序在处理器复位后,开始运行,运行的状态通过LED灯和蜂鸣器指示。税控器通过串口通信模块或USB模块和计算机相连,接受上位机的命令,并通过税控卡和用户卡接口实现税控功能,税控数据存放在闪速存储器中,中间数据存放在电可擦除存储器中,这些数据在掉电后,均可保存十年。税控器的供电由计算机的PS/2接口提供,电源模块实现该功能。由于税控器记录的发票数据必须记录时间信息,因此,为了保证数据的准确,提供时钟模块。智能卡模块主要完成税控卡和用户卡的读写,同时支持FLASH卡的读写,实现大量数据明细的传递。
基于ARM内核的芯片较多,经过反复筛选、比较和试验,确定采用Philips的LPC2104/LPC2114芯片(LPC2114与LPC2104的差别主要在于LPC2114具有程序加密功能),在该芯片的基础上开发完成本发明——基于ARM内核的税控器。
本方案利用的上游技术主要有智能卡技术、串行FLASH读写技术、RS232串口通信技术等实时时钟技术等。
技术方案选用运行速度快、可靠性高的具有ARM内核的飞利浦公司LPC2104/LCP2114微处理器,LPC2104/LPC2114微处理器基于一个支持实时仿真和跟踪的ARM7TDMI-S CPU,并带有128k字节(kB)嵌入的高速Flash程序存储器。128位宽度的存储器接口、16kB片内静态RAM和独特的加速结构使32位代码能够在最大时钟速率60MHz下运行。
存储部分采用根据擦写次数采用两种存储器,其中,电可擦除存储器主要存放配置和程序运行过程中经常变化的数据,并在掉电后可以保持,采用ATMEL公司的AT24C256即有32K字节存储空间,可以增加一片以存储更多的数据。闪速存储器主要存放税控器完成税控功能所需要的税控数据和发票数据,存储方式采用滚动存储方式。为了简化设计提高整机可靠性,减小体积,采用了串行闪速存储器。串行闪速存储器同样选用了ATMEL公司的器件,为AT45DB161,容量为2M字节,可以存储1万张发票,满足国家标准的要求,在设计时,提供4片该种芯片的贴装位置,可以提供总计8M字节的存储空间。
程序存储器方面,LPC2104微处理器带有128k字节(kB)嵌入的高速Flash程序存储器,可用作代码和数据的存储;且使用了流水线技术,处理和存储系统的所有部分都可连续工作。通常在执行一条指令的同时对下一条指令进行译码,并将第三条指令从存储器中取出。对FLASH存储器的编程可通过多种方法来实现:可通过串口进行在系统编程,也可以在应用程序运行时,进行在应用编程。这样为数据存储和现场固件的升级都带来了极大的灵活性。
实时时钟是系统所有记录的基准,税控器所有的运行状态与系统时钟有关,时钟的正确性直接关系到数据库中数据的正确性,在设计中始终被作为主要的模块考虑。实时时钟芯片选用EPSON的RX8025,该时钟片内集成了32.768K的晶体振荡器,精度达到要求,走时准确,日误差不大于10秒。
整机配备两个LED指示灯,主要提供税控器工作和工作状态的信息。
微型蜂鸣器要求声音清脆明亮,提供运行正确或错误的指示。
逻辑电路控制进行端口地址编码/译码、驱动、电平/信号转换等等。
接口部件包括两个部分税控IC卡接口和RS232/USB串行接口。税控卡和用户卡接口是税控器完成税控功能的必备的功能部件。税控卡和用户卡的读写完全采用I/O方式,不使用专用的智能卡芯片实现税控功能。
本方案的税控器整机采用PS/2或USB取电供电,没有采用外部适配器供电方式,由于采用从计算机自备的PS/2接口提供电源供应。大大节省了整机成本,至少35元人民币。
本发明电原理图的简要说明:电路图中核心处理器采用LPC2114或2004,电源模块采用ICl azl117-3.3,并联有大电解电容C33,如50-150uF,可以延长1分钟左右供电,用于保护有关参数。时钟模块采用RX8025,USB串行口电路采用PDIUSBD12,智能卡模块采用TID_CARD、U10CC4053-1、U12 4052B电路,税控卡和用户卡接口是税控器完成税控功能的必备部件。采用串行Flash AT45DB161存储税控数据。以AT24C256存储程序。
图中LED指示主要提供税控器工作和工作状态的信息。
Claims (3)
1、基于ARM内核的税控器,包括税控卡接口和用户卡接口电路、微处理器、时钟电路、电擦除存储器、闪速存储器、串口通信或USB模块电路,完成税控卡和用户卡读写的智能卡模块、微处理器通过接口与时钟电路、电擦除存储器、闪速存储器、串口通信电路或USB模块连接,税控器通过串口通信模块或USB模块和上位计算机相连,通过税控卡和用户卡接口实现税控功能,税控数据存放在闪速存储器中,中间数据存放在电可擦除存储器中,实现数据传递的智能卡模块同时支持FLASH卡的读写,其特征是微处理器采用基于ARM7TDMI的嵌入式微处理器。
2、由权利要求1所述的基于ARM内核的税控器,其特征是电源采用计算机PS/2接口电源,即税控器的供电由计算机的PS/2接口提供,由电源模块实现该功能。
3、由权利要求2所述的基于ARM内核的税控器,其特征是计算机的PS/2供电电源模块并联有50-150uF电解电容。
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