CN2690958Y - 打印机并行接口数字化抗干扰系统 - Google Patents

Abstract

本实用新型涉及一种打印机并行接口数字化抗干扰系统，包括IEEE1284协议模块和打印机控制器模块，在打印机并行接口的控制线回路中加入数字化干扰防护模块，该模块结构包括参数寄存器A，输入比较器A，延迟计数器A，延迟比较器A和取样锁存器C。通过该模块去除干扰信号，再输出给后继的IEEE1284逻辑模块。本实用新型在并行口控制线的抗干扰能力和数据速率之间确立了一种准定量关系式和简单的数字化转换途径，在保持较高数据传输速率前提条件下，可有效抑制控制线上出现的单脉冲干扰，以及序列脉冲干扰。可广泛应用于打印机控制领域。

Description

打印机并行接口数字化抗干扰系统

技术领域：

本实用新型涉及计算机技术领域，尤其涉及一种打印机并行接口的抗干扰系统。

背景技术：

IEEE1284高速并行接口是目前最为广泛使用的打印机接口标准之一。在高速打印机的接口设计中，抗干扰能力和数据传输速率方面的设计质量，对打印机产品的用户环境适应性、工作稳定性和打印速度有着重要的影响。

随着PC主机软硬件性能的高速发展，目前比较复杂的打印作业，如汉字激光打印和图形图象输出应用领域，几乎全部或越来越多地采用传输数据量较大的光栅图象压缩方式，因而对打印机并行口的数据传输速率的要求越来越高。为了满足数据传输速率方面的要求，人们往往不得不牺牲干扰防护方面的性能，因而对主机接口控制器的性能或接口电气环境的要求随之提高。另一方面，为了不过分降低干扰防护能力，目前多数产品设计中一般又不得不把数据传输速率限定在500K Byte/S之内，因而对充分发挥高速激光打印机的性能很不利。

图1所示的是一种典型的打印机并行接口抗干扰解决方案。xCtrol[3..0]表示打印机并行口的4条输入控制线：nInit，nSelectIn，nAutoFd，nStrobe，；XD[7..0]表示8条双向数据线；xStatus[4..0]表示5条输出状态线：Perror，nAck，Busy，nFault，Select。图2a和图2b是常规打印机并行接口常用的抗干扰电原理图：W为限幅保护二极管，Rup为逻辑上拉电阻，T为schmitt反相整形器。在实际电路设计中，一般满足条件：R＜＜Rup，R＜＜Rsr(反相器输入电阻)，所以R和C的参数选择和schmitt整形器的V+和V-参数，基本上决定了该电路的抗干扰能力和可能达到的数据传输速率。

典型的RC低通滤波网络具有电路简单和硬件成本低等优点，但在提高干扰防护能力和数据速率方面存在一些难以兼顾的矛盾。例如：选择较大的RC时间常数对提高干扰防护能力有利，但数据传输速率方面的性能很容易变劣。例如：根据IEEE1284并行接口规范，在高速ECP工作模式下的nStrobe信号线的信号脉冲宽度可能小到500ns(参见图3)以下。根据脉冲电路的暂态分析知识，我们知道为了满足较大数据传输速率的要求，RC参数的选择一般需要满足3RC＜500ns。进一步工程估算表明，为了满足1Mbyte/S左右数据速率的要求，该电路可有效滤除的干扰脉冲的最大宽度不容易超过40ns，所以如果在非信号区间(本例中40ns..500ns)内出现脉冲干扰，那么只要幅度突破schmitt整形器的门槛电压V+(约1.6V)和V-(约0.8V)，  就很可能导致打印误码或其他稳定性问题。

在主机和打印机的并行口接驳方式中，在设备端观察到的干扰多以单脉冲“毛刺”形式出现，但跳变振铃和随机序列脉冲也偶有发生实例。如果干扰出现在数据线，容易引起打印误码问题；如果干扰出现在控制线，除了误码之外还往往导致IEEE1284接口协议状态机的混乱。考察上述常规的解决方法，在干扰有效防护区(＝＜40ns)和信号区(＞＝500ns)之间存在一个很宽的过渡区域，是限制干扰防护和数据速率性能提升的外在表现。换言之，如果设法把该过渡区域的下限提高，但上限保持不变甚至下移，那么等效于同时提升打印机并行接口的上述两个主要的性能指标，对高速打印机应用很有意义。就目前常见的产品设计应用技术而言，传统的模拟干扰防护技术很难有效和高性能价格比地解决这类问题。

实用新型内容：

本实用新型的目的在于针对控制线干扰问题，提出一种简单实用的数字化抗干扰系统。

本实用新型的打印机并行接口数字化抗干扰系统，包括IEEE1284协议模块，打印机控制器模块，其特征在于打印机并行接口的控制线回路中加入数字化干扰防护模块，该数字化干扰防护模块包括参数寄存器A，输入比较器A，延迟计数器A，延迟比较器A和取样锁存器C，其中输入比较器A接控制线和取样锁存器C输出，延迟计数器A接入输入比较器A的输出，参数寄存器接CPU接口，延迟比较器A接入延迟计数器A和参数寄存器A的输出，取样锁存器C接入控制线信号和延迟比较器A输出的控制信号，通过控制线向IEEE1284协议模块和输入比较器A输出控制信号。

本实用新型中的控制线输入可通过RC低通滤波网络和schmitt整形器与外部接口隔离。如果对数据速率有较高的要求，应注意选择适当的RC参数值，以免对设计期望值产生明显的影响。

本实用新型的原理是在打印机并行接口的控制线回路中加入数字化干扰防护模块，去除干扰信号之后，再输出给后继的IEEE1284逻辑模块；本实用新型的工作模式是：

1)由参数寄存器A根据经验数据，设定干扰信号的计数阈值X的值。

2)输入比较器A通过比较取样锁存器C的输出CtrolQ[3..0]和控制线输入Ctrol[3..0]，实时监视控制线输入的各种跳变；当两组对应信号线的逻辑电平完全相同时，输入比较器A将输出无效的计数控制信号CountA，对延迟计数器A执行“复位清0”的操作；当两组对应信号线的逻辑电平不同时，输入比较器A将输出正有效的计数控制信号CountA，对延迟计数器A执行“同步计数”的操作。

3)当延迟计数器A的计数值等于或大于参数寄存器A的预设限值计数阈值X的值时，延迟比较器A产生正有效的取样控制信号SampleC，对取样锁存器C执行“取样更新”的操作，取样更新数据直接来自控制线输入Ctrol[3..0]；

4)取样锁存器C的输出CtrolQ[3..0]就是抑制了脉冲干扰的控制线信号。

本实用新型适合如下的干扰模型：

1)在1条或多条控制线上可同时出现脉冲干扰；

2)单脉冲干扰的最大宽度Tnoise_p不大于设计限值Tnoise，而且距离该干扰始点Tnoise时刻控制线上不存在其他干扰；

3)序列脉冲干扰的最大持续时间Tnoise_c不大于设计限值Tnoise，而且距离该干扰始点Tnoise时刻控制线上不存在其他干扰。

本实用新型方法的特点在于：

1)在保持较高数据传输速率前提条件下，可有效抑制控制线上出现的宽度不大于Tnoise的单脉冲干扰，以及持续时间不大于Tnoise的序列脉冲干扰；

2)在并行口控制线的抗干扰能力和数据速率之间确立了一种准定量关系式和简单的数字化转换途径。通过可编程参数寄存器引入的CPU控制接口，不但可以增加工程设计的灵活性(如时钟频率选择)，而且可以根据实际需要进一步优化控制参数，使这种数字化转换途径在更大范围内灵活切换；

3)本实用新型亦可施加在部分控制线组合上面；

4)本实用新型适合采用FPGA或者ASIC的产品设计工艺。

附图说明：

图1：典型的打印机并行接口抗干扰原理块图

图2a、2b：基于RC模拟滤波技术的抗干扰原理图(nStrobe信号线为例)

图3：ECP工作模式下高速并行口的部分信号线的时序图示例

图4：打印机并行口的数字化抗干扰模块的引入位置说明图

图5：数字化抗干扰模块的基本构成形式

图6：脉冲干扰抑制过程的波形示意图

具体实施方式：

参见图5，本实用新型的数字化干扰防护模块包括：参数寄存器A，输入比较器A，延迟计数器A，延迟比较器A和取样锁存器C，工作原理可叙述如下：

输入比较器A通过比较取样锁存器C的输出CtrolQ[3..0]和控制线输入Ctrol[3..0]，实时监视控制线输入的各种跳变。当两组对应信号线的逻辑电平完全相同时，输入比较器A将输出无效的计数控制信号CountA，对延迟计数器A产生“复位清0”的操作；当两组对应信号线的逻辑电平不同时，输入比较器A将输出正有效的计数控制信号CountA，对延迟计数器A执行“同步计数”的操作。当延迟计数器A的计数值等于或大于参数寄存器A的预设限值计数阈值X的值时，延迟比较器A产生正有效的取样控制信号SampleC，对取样锁存器C执行“取样更新”的操作，取样更新数据直接来自控制信号线Ctrol[3..0]。取样锁存器C的输出CtrolQ[3..0]就是抑制了脉冲干扰的控制线信号。

参数寄存器A提供X限值设置。X限值可以是一个或几个固定的可供选择的经验数据，也可以通过CPU接口实现动态最优设置。最优设置数据一般需要通过CpU自适应学习算法获取，通过CPU优化算法获取计数阈值X的动态最优设置。

上述计数阀值X可根据如下关系式子取值：

Xmin＝＜X＜Xmax，

Xmin＝Round(Tnoise/Tclock)，

Xmax＝Round(Tsignal/Tclock-2)，

其中，Xmax表示在最大数据传输速率期望值限定条件下，预值X的最大取值限制；Round表示对后面计算的结果进行取整运算；Tclock表示取样时钟的周期；Tsignal表示控制线中可能出现的最小信号脉冲宽度，与数据传输速率的期望值密切关联；Tnoise＝Max(Tnoise_p，Tnoise_c)，表示设计希望的可有效抑制的最大干扰脉冲参数。

本例中，如果取样时钟频率Clock＝40MHz，预值x＝10，那么可有效抑制出现在控制线上的宽度或持续时间不大于250ns的脉冲干扰，比常规的解决方案有了明显的提高。在X的最大取值限定范围内，预值X取得越大，可有效提供防护的干扰范围也就越大，但留给IEEE1284模块的相关应答逻辑的延迟时间裕度也会越小。超过一定的范围，随着预值X的上升，数据传输速率将开始下降，表明进入需要通过降低数据传输速率获取干扰防护能力提升的区域。

图6波形示意图可用于说明控制线上脉冲干扰的抑制过程。仍以ECP工作模式中的一部分信号逻辑关系为例：nStrobe表示由主机并行口控制器发出的正常的控制线选通信号波形；xLpStrb表示nStrobe信号线受到脉冲干扰后反映在Schmitt整形隔离器的输出信号波形，阴影部分表示由于干扰而使原来的逻辑关系受到破坏；/LpStrb表示经过数字抗干扰模块处理后nStrobe的对应信号波形，原始的逻辑关系得到恢复；Busy表示由后继IEEE1284模块产生的返回主机的应答信号。在xLpStrb波形中，t4～t5期间发生过一次单脉冲干扰，t7～t8期间发生过一次序列脉冲干扰，但是只要距离起始干扰点的Tnoise左右位置上干扰消失，那么不管单脉冲干扰或者序列脉冲干扰都可以被有效抑制。此外，如果多条控制线受到干扰，那么Tnoise_p或Tnoise_c的计时起点应从其中的最早干扰点开始，而且要求在经过Tnoise的延迟后干扰已经消失。另一种特殊情况发生在某控制线正常信号跳变及其延迟Tnoise后的时间点，如果伴随其他脉冲干扰发生，那么同样要求在该时间点前后位置上干扰消失。由此可见，本方法要求控制线上出现的任何一次同步到Tclock的电平跳变，不管是正常的信号跳变还是干扰跳变，都要求在延迟Tnoise之后的前后位置上干扰消失，否则干扰脉冲仍有可能被传递到后继的IEEE1284模块。

对比测试表明，在常规并行接口抗干扰基础上附加本实用新型提出的方案，对常见的控制线脉冲干扰的抑制能力有明显的提高。此外，由于控制线输入回路中的RC参数可以取得较小，所以在ECP工作模式下的不难实现每秒1M Byte以上的数据传输速率。

Claims (2)

1、一种打印机并行接口数字化抗干扰系统，包括IEEE1284协议模块，打印机控制器模块，其特征在于打印机并行接口的控制线回路中加入数字化干扰防护模块，该数字化干扰防护模块包括参数寄存器A，输入比较器A，延迟计数器A，延迟比较器A和取样锁存器C，其中输入比较器A接控制线和取样锁存器C输出，延迟计数器A接入输入比较器A的输出，参数寄存器接CPU接口，延迟比较器A接入延迟计数器A和参数寄存器A的输出，取样锁存器C接入控制线信号和延迟比较器A输出的控制信号，通过控制线向IEEE1284协议模块和输入比较器A输出控制信号。

2、如权利要求1所述的打印机并行接口数字化抗干扰系统，其特征在于控制线输入通过RC低通滤波网络和schmitt整形器与外部接口隔离。

Images