CN1220133C

CN1220133C - 改善打印机并行口干扰适应性和数据速率的方法及系统

Info

Publication number: CN1220133C
Application number: CN 03148850
Authority: CN
Inventors: 陈文先; 徐忠良
Original assignee: Shanghai Founder Technology Computer System Co Ltd
Current assignee: Acer Computer (Shanghai) Co., Ltd.
Priority date: 2003-06-13
Filing date: 2003-06-13
Publication date: 2005-09-21
Anticipated expiration: 2023-06-13
Also published as: CN1482533A

Abstract

本发明涉及改善打印机并行口干扰适应性和数据速率的方法及系统，在打印机并行接口的控制线和数据线输入回路中加入数字化干扰防护模块，在去除脉冲干扰之后，再输出给后继的IEEE1284逻辑模块，其中控制线数字化干扰防护模块包括：参数寄存器A，输入比较器A，延迟计数器A，延迟比较器A、取样锁存器C；数据线数字化干扰防护模块包括参数寄存器B，输入比较器B，延迟计数器B，延迟比较器B和取样锁存器D。在保持较高数据传输速率前提条件下，可有效抑制打印机并行口上出现的单脉冲干扰和序列脉冲干扰；在并行口控制线和数据线的抗干扰能力和数据速率之间确立了一种准定量关系式和简单的数字化转换途径。可广泛应用于打印机控制领域。

Description

改善打印机并行口干扰适应性和数据速率的方法及系统

技术领域：

本发明涉及计算机技术领域，尤其涉及一种提升打印机并行接口的实用性能的方法，及系统。

技术背景：

IEEE1284高速并行接口是目前最为广泛使用的打印机接口标准之一。在高速打印机的接口设计中，抗干扰能力和数据传输速率方面的设计质量，对打印机产品的用户环境适应性、工作稳定性和打印速度有着重要的影响。

随着PC主机软硬件性能的高速发展，目前比较复杂的打印作业，如汉字激光打印和图形图象输出应用领域，几乎全部或越来越多地采用传输数据量较大的光栅图象压缩方式，因而对打印机并行口的数据传输速率的要求越来越高。为了满足数据传输速率方面的要求，我们往往不得不牺牲干扰防护方面的性能，因而对主机接口控制器的性能或接口电气环境的要求随之提高。另一方面，为了不过分降低干扰防护能力，目前多数产品设计中一般又不得不把数据传输速率限定在500K Byte/S之内，因而对充分发挥高速激光打印机的性能很不利。

图1所示的是一种典型的打印机并行接口抗干扰解决方案。xCtrol[3..0]表示打印机并行口的4条输入控制线：nInit，nSelectIn，nAutoFd，nStrobe，；XD[7..0]表示8条双向数据线；xStatus[4..0]表示5条输出状态线：Perror，nAck，Busy，nFault，Select。图2a和图2b是常规打印机并行接口常用的抗干扰电原理图：W为限幅保护二极管，Rup为逻辑上拉电阻，T为schmitt反相整形器。在实际电路设计中，一般满足条件：R＜＜Rup，R＜＜Rsr(反相器输入电阻)，所以R和C的参数选择和schmitt整形器的V+和V-参数，基本上决定了该电路的抗干扰能力和可能达到的数据传输速率。

典型的RC低通滤波网络具有电路简单和硬件成本低等优点，但在提高干扰防护能力和数据速率方面存在一些难以兼顾的矛盾。例如：选择较大的RC时间常数对提高干扰防护能力有利，但数据传输速率方面的性能很容易变劣。例如：根据IEEE1284并行接口规范，在高速ECP工作模式下的nStrobe信号线的信号脉冲宽度可能小到500ns(参见图3)。根据脉冲电路的暂态分析知识，我们知道为了满足较大数据传输速率的要求，RC参数的选择一般需要满足3RC＜500ns。进一步工程估算表明，为了满足1Mbyte/S左右数据速率的要求，该电路可有效滤除的干扰脉冲的最大宽度不容易超过40ns，所以如果在非信号区间(本例中40ns..500ns)内出现脉冲干扰，那么只要幅度突破schmitt整形器的门槛电压V+(约1.6V)和V-(约0.8V)，就很可能导致打印误码或其他稳定性问题。

在主机和打印机的并行口接驳方式中，在设备端观察到的干扰多以单脉冲“毛刺”形式出现，但跳变振铃甚至随机序列脉冲也偶有发生实例。如果干扰出现在数据线，容易引起打印误码问题；如果干扰出现在控制线，除了误码之外还往往导致IEEE1284接口协议状态机的混乱。考察上述常规的解决方法，在干扰有效防护区(＝＜40ns)和信号区(＞＝500ns)之间存在一个很宽的过渡区域，是限制干扰防护和数据速率性能提升的外在表现。换言之，如果设法把该过渡区域的下限提高，但上限保持不变甚至下移，那么等效于同时提升打印机并行接口的上述两个主要的性能指标，对高速打印机应用很有意义。就目前常见的产品设计应用技术而言，传统的模拟干扰防护技术似乎很难有效和高性能价格比地解决这类问题。

发明内容：

本发明的目的在于提供一种兼除控制线和数据线干扰的简单实用的数字化解决方法，以及适用于这种方法的系统。

本发明的方法，在打印机并行接口的控制线和数据线输入回路中部分或全部插入数字化干扰防护模块，在去除脉冲干扰之后，再输出给后继的IEEE1284逻辑模块。

所述的控制线抗干扰模块包括：参数寄存器A，输入比较器A，延迟计数器A，延迟比较器A、取样锁存器C，该模块去除干扰信号的步骤包括：

1)由参数寄存器A根据经验数据，设定干扰信号的计数阈值X的值；

2)输入比较器A通过比较取样锁存器C和控制信号线的输出，实时监视输入控制信号线的各种跳变。当两组对应信号线的逻辑电平完全相同时，输入比较器A将输出计数控制信号CountA＝0，对延迟计数器A执行“复位清0”的操作；当两组对应信号线的逻辑电平不同时，跳变监视器A将输出计数控制信号CountA＝1，对延迟计数器A执行“同步计数”的操作；

3)当延迟计数器A的计数值等于或大于参数寄存器A的预设限值计数阈值X的值时，延迟比较器A将产生取样控制信号SampleC＝1，对取样锁存器C执行“取样更新”的操作，取样更新数据来自控制信号线Ctrol[3..0]；

4)取样锁存器C的输出去除了干扰信号的控制信号CtrolQ[3..0]；

所述的数据线抗干扰模块包括参数寄存器B，输入比较器B，延迟计数器B，延迟比较器B和取样锁存器D，该模块去除干扰信号的步骤包括：

1)由参数寄存器B根据经验数据，设定干扰信号的计数阈值X的值；

2)输入比较器B通过比较取样锁存器D的输出信号和数据线的输入信号，实时监视数据信号线的各种跳变；当两组对应信号线的逻辑电平完全相同时，输入比较器B将输出计数控制信号CountB＝0，对延迟计数器B执行“复位清0”的操作；当两组对应信号线的逻辑电平不同时，输入比较器B将输出计数控制信号CountB＝1，对延迟计数器B执行“同步计数“的操作；

3)当延迟计数器B的计数值等于或大于参数寄存器B的预设限值计数阈值X的值时，延迟比较器B将产生正有效的取样控制信号SampleD，对取样锁存器D执行“取样更新”的操作，取样更新数据直接来自数据线信号D[7..0]；

4)取样锁存器D的输出去除了干扰信号的数据线数据DI[7..0]。

本发明可将数据线数字化干扰防护模块内部信号CountB直接送往后继的IEEE1284模块，作为后者的取样参考信号，在CountB＝0时刻取样DI[7..0]。

本发明仍可应用原有的RC低通滤波网络，控制线信号的输入通过RC低通滤波网络和schmitt反相器整形隔离，但RC参数的选择应注意离开可对期望的数据速率产生重要影响的区域。此外，数据接口信号线上的RC网络一般可以省去，可直接通过双向总线收发器接入。

本发明的参数寄存器A和B可通过CPU优化算法获取计数阈值X的动态设置。

参数寄存器A和B可以是同一个参数寄存器，即数据线和控制线的数字化干扰防护模块共用一个参数寄存器。

本发明的计数阀值X满足：

Xmin＝＜X＜Xmax，

Xmin＝Round(Tnoise/Tclock)，

Xmax＝Round(Tsignal/Tclock-2)，

其中，Xmax表示在最大数据传输速率期望值限定条件下，预值X的最大取值限制；Round表示对后面计算的结果进行取整运算；Tclock表示取样时钟的周期；Tsignal表示受抗干扰处理的信号线中可能出现的最短信号的等效脉冲宽度，与数据传输速率期望值有密切的关联；Tnoise＝Max(Tnoise_p，Tnoise_c)，表示设计希望的可有效抑制的最大干扰脉冲参数。

本发明适合如下的干扰环境模型：

1)在1条或多条控制线或者数据线上可同时出现脉冲干扰；

2)单脉冲干扰的最大宽度Tnoise_p不大于设计限值Tnoise，而且距离该干扰始点Tnoise时刻控制线上不存在其他干扰；序列脉冲干扰的最大持续时间Tnoise_c不大于设计限值Tnoise，而且距离该干扰始点Tnoise时刻控制线上不存在其他干扰。

本发明的主要特点在于：

1)在保持较高数据传输速率前提条件下，可有效抑制打印机并行口上出现的宽度不大于Tnoise的单脉冲干扰，以及持续时间不大于Tnoise的序列脉冲干扰；

2)在并行口控制线和数据线的抗干扰能力和数据速率之间确立了一种准定量关系式和简单的数字化转换途径。通过可编程参数寄存器引入的CPU控制接口，不但可以增加工程设计的灵活性(如时钟频率选择)，而且可以根据实际需要进一步优化控制参数，使这种数字化转换途径在更大范围内灵活切换；

3)本发明亦可施加在部分控制线和数据线的组合上面；

4)本发明适合采用FPGA或者ASIC的产品设计工艺。

附图说明：

图1：典型的打印机并行接口抗干扰原理块图

图2a、2b：基于RC模拟滤波技术的抗干扰原理图(nStrobe信号线为例)

图3：ECP工作模式下高速并行口的部分信号线的时序图示例

图4：打印机并行口的数字化抗干扰模块的引入位置说明图

图5：数字化抗干扰模块的基本构成形式

图6：控制线脉冲干扰去除过程示意图

图7：数据线脉冲干扰去除过程示意图

实施方案：

参见图5：

控制线的数字抗干扰模块由可编程参数寄存器A根据经验数据，设定干扰信号的计数阈值X的值；输入比较器A通过比较取样锁存器C和控制信号线的输出，实时监视输入控制信号线的各种跳变。当两组对应信号线的逻辑电平完全相同时，输入比较器A将输出无效的计数控制信号CountA，对延迟计数器A执行“复位清0”的操作。当两组对应信号线的逻辑电平不同时，跳变监视器A将输出正有效的计数控制信号CountA，对延迟计数器A执行“同步计数”的操作；当延迟计数器A的计数值等于或大于参数寄存器A的预设限值计数阈值X的值时，产生正有效的取样控制信号SampleC，对取样锁存器C执行“取样更新”的操作，取样更新数据直接来自控制信号线信号Ctrol[3..0]。取样锁存器C的输出CtrolQ[3..0]就是去除了干扰信号的控制信号。

数据线的数字抗干扰模块由可编程参数寄存器B根据经验数据，设定干扰信号的计数阈值X的值；输入比较器B通过比较取样锁存器D和数据线信号，实时监视数据信号线的各种跳变。当两组对应信号线的逻辑电平完全相同时，输入比较器B将输出无效的计数控制信号CountB，对延迟计数器B执行“复位清0”的操作。当两组对应信号线的逻辑电平不同时，输入比较器B将输出正有效的计数控制信号CountB，对延迟计数器B执行“同步计数”的操作；当延迟计数器B的计数值等于或大于参数寄存器B的预设限值计数阈值X的值时，产生正有效的取样控制信号SampleD，对取样锁存器D执行“取样更新”的操作，取样更新数据直接来自数据线信号D[7..0]。取样锁存器D的输出DI[7..0]就是去除了干扰信号的数据线数据。此外，把该模块的内部信号CountB直接送往后继的IEEE1284模块，作为后者的取样参考信号有助于提高本方法的可靠性。

参数寄存器提供X限值设置。X限值可以是一个或几个固定的经验数据，也可以通过CPU接口实现动态最优设置。最优设置数据一般需要通过CPU自适应学习算法获取。

上述例子中，如果取样时钟频率Clock＝40MHz，预值x＝10，那么可有效抑制出现在控制线或者数据线上的不大于250ns的单脉冲干扰，或者持续时间不大于250ns的序列脉冲干扰，比常规的解决方案有了明显的提高。在X的最大取值限定范围内，预值X取得越大，可有效提供防护的干扰范围也就越大，但留给IEEE1284模块的相关应答逻辑的延迟时间裕度也会越小。超过一定的范围，随着预值X的上升，数据传输速率将开始下降，表明进入需要通过降低数据传输速率获取干扰防护能力的区域。

图6波形示意图可用于说明控制线上脉冲干扰的抑制过程。仍以ECP工作模式中的一部分信号逻辑关系为例：nStrobe表示由主机并行口控制器发出的正常的控制线选通信号波形；xLpStrb表示nStrobe信号线受到脉冲干扰后反映在Schmitt整形隔离器的输出信号波形，阴影部分表示由于干扰而使原来的逻辑关系受到破坏；/LpStrb表示经过数字抗干扰模块处理后nStrobe的对应信号波形，原始的逻辑关系得到恢复；Busy表示由后继IEEE1284模块产生的返回主机的应答信号。在xLpStrb波形中，t4～t5期间发生过一次单脉冲干扰，t7～t8期间发生过一次序列脉冲干扰，但是只要距离起始干扰点的Tnoise左右位置上干扰消失，那么不管单脉冲干扰或者序列脉冲干扰都可以被有效抑制。此外，如果多条控制线受到干扰，那么Tnoise_p或Tnoise_c的计时起点应从其中的最早干扰点开始，而且要求在经过Tnoise的延迟后干扰已经消失。另一种特殊情况发生在某控制线正常信号跳变及其延迟Tnoise后的时间点，如果伴随其他脉冲干扰发生，那么同样要求在该时间点前后位置上干扰消失。由此可见，本方法要求控制线上出现的任何一次同步到Tclock的电平跳变，不管是正常的信号跳变还是干扰跳变，都要求在延迟Tnoise之后的前后位置上干扰消失，否则干扰脉冲仍有可能被传递到后继的IEEE1284模块。

图7波形示意图可用于说明数据线上脉冲干扰的消除过程。主机把数据送到数据线上，在t0时刻到达数字抗干扰模块的输入端D[7..0]，经过Δt＝t1-t0＝Tnoise延迟之后到达数字抗干扰模块的输出端DI[7..0]。D[7..0]信号波形中的阴影线部分表示如果在此期间数据线出现脉冲干扰，只要离干扰始点Tnoise的前后位置内干扰消失，那么不管单脉冲干扰或者序列脉冲干扰均可以被效抑制，否则仍有发生误码的可能。对于数据线正常信号跳变(如t0时刻)及其延迟Tnoise后的时间点，如果伴随其他脉冲干扰发生，那么同样要求在该时间点的前后位置内干扰消失，否则仍有发生误码的可能。

对比测试表明，在激光打印机控制器设计中采用本发明方法，脉冲干扰防护能力和主机并行口环境适应性都有明显的提高；此外，由于输入回路中的RC参数可以取得较小甚至部分省去，所以在ECP工作模式下的数据传输速率可以高达每秒1M Byte以上，比常规方案(一般标称在250..500Kbyte/S)有了比较明显的提高。

Claims

1、一种改善打印机并行口干扰适应性和数据速率的方法，在打印机并行接口的控制线和数据线输入回路中加入数字化干扰防护模块，在去除脉冲干扰之后，再输出给后继的IEEE1284逻辑模块，其中

所述的控制线数字化干扰防护模块包括：参数寄存器A，输入比较器A，延迟计数器A，延迟比较器A、取样锁存器C，该模块去除干扰信号的步骤包括：

2)输入比较器A通过比较取样锁存器C和控制信号线的输出，实时监视输入控制信号线的各种跳变；当两组对应信号线的逻辑电平完全相同时，输入比较器A将输出计数控制信号CountA＝0，对延迟计数器A执行“复位清0”的操作；当两组对应信号线的逻辑电平不同时，跳变监视器A将输出计数控制信号CountA＝1，对延迟计数器A执行“同步计数”的操作；

4)取样锁存器C输出去除了干扰信号的控制信号CtrolQ[3..0]；

所述的数据线数字化干扰防护模块包括参数寄存器B，输入比较器B，延迟计数器B，延迟比较器B和取样锁存器D，该模块去除干扰信号的步骤包括：

4)取样锁存器D的输出去除了干扰信号的数据线数据DI[7..0]。

2、如权利要求1所述的改善打印机并行口干扰适应性和数据速率的方法，其特征在于将上述数据线数字化干扰防护模块内部信号CountB直接送往后继的IEEE1284模块，作为后者的取样参考信号，在CountB＝0时刻取样DI[7..0]。

3、如权利要求1所述的改善打印机并行口干扰适应性和数据速率的方法，其特征在于参数寄存器A和B通过CPU优化算法获取计数阈值X的动态优化设置。

4、如权利要求1所述的改善打印机并行口干扰适应性和数据速率的方法，其特征在于数据线和控制线的数字化干扰防护模块共用一个参数寄存器。

5、如权利要求1所述的改善打印机并行口干扰适应性和数据速率的方法，其特征在于控制线信号的输入通过RC低通滤波网络和schmitt反相器整形隔离，数据接口信号线直接通过双向总线收发器接入。

6、如权利要求1所述的改善打印机并行口干扰适应性和数据速率的方法，其特征在于所述计数阀值X满足：

Xmin＝＜X＜Xmax，

Xmin＝Round(Tnoise/Tclock)，

Xmax＝Round(Tsignal/Tclock-2)。

7、一种改善打印机并行口干扰适应性和数据速率的系统，包括IEEE1284模块，打印机控制器模块，其特征在于打印机并行接口的控制线回路和数据线输入回路中分别加入数字化干扰防护模块；控制线数字化干扰防护模块包括参数寄存器A，输入比较器A，延迟计数器A，延迟比较器A、取样锁存器C，其中参数寄存器接CPU接口，输入比较器A分别通过控制线接控制信号Ctrol[3..0]和取样锁存器C输出的控制信号CtrolQ[3..0]，延迟计数器A接入输入比较器A输出的计数控制信号CountA，延迟比较器A分别接入延迟计数器A和参数寄存器输出的数值，取样锁存器C分别通过控制线接入控制信号Ctrol[3..0]和延迟比较器A输出的取样控制信号SampleC，并通过控制线向IEEE1284模块输出控制信号CtrolQ[3..0]；数据线数字化干扰防护模块包括参数寄存器B，输入比较器B，延迟计数器B，延迟比较器B和取样锁存器D，其中参数寄存器接CPU接口，输入比较器B分别通过数据线接数据信号D[7..0]和取样锁存器D输出的数据线数据DI[7..0]，延迟计数器接入输入比较器B输出的计数控制信号CountB，延迟比较器B分别接入延迟计数器B和参数寄存器输出的数值，取样锁存器D分别接入数据信号D[7..0]和取样控制信号SampleD，并通过数据线向IEEE1284模块输出数据DI[7..0]。

8、如权利要求7所述的改善打印机并行口干扰适应性和数据速率的系统，其特征在于参数寄存器A和参数寄存器B为同一个参数寄存器。

9、如权利要求7所述的改善打印机并行口干扰适应性和数据速率的系统，其特征在于控制线信号的输入通过RC低通滤波网络和schmitt反相器整形隔离，数据接口信号线直接通过双向总线收发器接入。