CN2600837Y - 薄膜晶体管阵列的半成品结构 - Google Patents

Abstract

本实用新型涉及一种薄膜晶体管阵列的半成品结构，适于形成在具有至少一预定显示区的一基板上。该半成品结构包括：一第一图案化导体层，配置于该基板上，该第一图案化导体层的分布范围超出该预定显示区；一介电层，覆盖部分该第一图案化导体层，且暴露该预定显示区以外的部分该第一图案化导体层；一第二图案化导体层，配置于该介电层上，该第二图案化导体层与暴露出来的该第一图案化导体层电性连接。根据本实用新型的薄膜晶体管阵列的半成品结构可以避免静电破坏的发生。

Description

薄膜晶体管阵列的半成品结构

技术领域

本实用新型涉及一种液晶显示器(1iquid crystal display，简称LCD)中的薄膜晶体管阵列(thin film transistor array，简称TFTarray)，尤其涉及一种能够消除静电(electrostatic discharge，简称ESD)破坏的薄膜晶体管阵列的半成品结构。

背景技术

液晶显示器由于具有低电压操作、无辐射线散射、重量轻以及体积小等传统阴极射线管(cathode ray tube，简称CRT)所制造的显示器无法达到的优点，与其他平板式显示器如等离子体显示器及电致发光(electroluminance)显示器成为近年来显示器研究的主要课题，更被视为二十一世纪显示器的主流。目前液晶显示器的发展，以主动矩阵式(active matrix)液晶显示器最被看好成为下一代主要的产品，这是由于当扫描配线(scan line)数增加时，若各个像素皆需由外部来驱动时，每一个像素所分配到的驱动时间(duty)将会很少，结果将使显示器的显示特性变差。

主动矩阵式液晶显示器直接在像素电极(pixel electrode)处形成晶体管(transistor)或是二极管(diode)等主动元件(active element)，来控制液晶显示器的资料写入。其中又以薄膜晶体管液晶显示器被视为现今液晶显示器的主流之一。当像素电极处于选择的状态下(即打开“ON”的状态下)，讯号将写入此像素上；当像素电极处于非选择的状态下(即关闭“OFF”的状态下)，储存电容可维持驱动液晶的电位。因此，液晶与驱动时间呈现了静态(static)的特性。

薄膜晶体管液晶显示器中的薄膜晶体管阵列通常是以所谓的“五道光罩”的制程所制作出来的，如图1A至图1E所示。其中，每一道光罩制程例如是经过光阻涂布、软烤、硬烤、曝光、定影、显影、蚀刻等步骤，以将各层薄膜图案化。

图1A至图1E是现有的一种薄膜晶体管阵列的制造流程剖视图。请参照图1A，利用第一道光罩的制程，在基板100表面形成第一金属层102，此第一金属层102为一图案化的金属层，其主要是由栅极102a以及与栅极102a连接的扫描配线102b所构成。

然后，请参照图1B，形成一栅极绝缘层(gate insulating，简称GI)104覆盖基板100与其上的栅极102a和扫描配线102b。之后，利用第二道光罩的制程，在栅极绝缘层104上形成横跨栅极102a的通道层(channel layer)106。

接着，请参照第1C图，利用第三道光罩的制程，在基板100上形成第二金属层110，此第二金属层110为一图案化的金属层，其主要是由源/漏极(source/drain)110a以及与源/汲源110a一端(源极端)连接的数据配线(data line)110b所构成。此外，源/漏极110a是位于通道层106的两侧。

之后，请参照图1D，在基板100上形成一层保护层(passivationlayer)112以覆盖上述薄膜，即第一金属层102、栅极绝缘层104、通道层106、第二金属层110。然后，利用第四道光罩的制程，在保护层112中形成接触窗口(contact opening)114，以暴露出源/漏极110a的另一端(漏极端)。

随后，请参照图1E，利用第五道光罩的制程，在保护层112上形成像素电极116，此像素电极116的材质例如为铟锡氧化物、铟锌氧化物(IZO)等。此外，像素电极116可藉由保护层112中的接触窗口114与源/漏极110a的另一端(漏极端)电性连接。

上述的第四道光罩制程中，除了会在保护层中形成接触窗口之外，还会如图1F所示，它是图1E周边的剖面示意简图。请参照图1F，在邻近于基板100边缘的栅极绝缘层104与保护层112中形成开口115a、115b，这些开口115a、115b会同时暴露出第一金属层102与第二金属层110。在第五道光罩制程中，第一金属层102与第二金属层110才会藉由所形成的像素电极116彼此电性连接。换言之，在第四道光罩制程之前，第一金属层102与第二金属层110是彼此隔离的状态，因此造成两金属层之间静电破坏的机率大为提高。

目前有一种解决上述因第一金属层与第二金属层彼此隔离而造成静电破坏的方法，是增加一道光罩制程将栅极绝缘层图案化。其中，图案化之后的栅极绝缘层具有能够将第一金属层电暴露的短路环状开口(short ring)，此短路环状开口将会使得后续形成的第二金属层能够与其下的第一金属层电性连接。然而，这种解决方式必须增加一道光罩制程，不但会增加制程的复杂度且会增加制造成本。

发明内容

因此，本实用新型的目的是提供一种薄膜晶体管阵列的半成品结构，以避免现有的在形成像素电极之前，因第一金属层与第二金属层彼此隔离而导致静电破坏的发生。

本实用新型的再一目的是提供一种薄膜晶体管阵列的半成品结构，在不增加制程复杂度以及增加制造成本的情形下，避免因第一金属层与第二金属层彼此隔离而导致静电破坏的发生。

根据上述与其它目的，本实用新型提出一种薄膜晶体管阵列的半成品结构，适于形成在具有至少一预定显示区的一基板上，此半成品结构包括一第一图案化导体层、一介电层以及一第二图案化导体层。第一图案化导体层是配置于基板上且分布范围超出预定显示区。介电层则覆盖部分第一图案化导体层，且暴露预定显示区以外的部分第一图案化导体层。第二图案化导体层是配置于介电层上，且第二图案化导体层与暴露出来的第一图案化导体层是电性连接的。

本实用新型因为在源/漏极和数据配线形成之前，就将第二图案化导体层与第一图案化导体层电性相连，故可避免现有技术中在形成像素电极之前发生静电破坏的情形。而且，本实用新型不需额外的光罩制程，因此可在不增加制程复杂度以及增加制造成本的情形下，避免因第一金属层与第二金属层彼此隔离而导致静电破坏的发生。

为让本实用新型的上述和其他目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明如下。

附图说明

图1A至图1E是现有的一种薄膜晶体管阵列的制造流程示意图；

图1F是显示图1E周边的剖面示意简图；

图2A至图2C是依照本实用新型一优选实施例的薄膜晶体管阵列的前段制程示意图；

图3A是显示图2B中的III部分的放大示意图；

图3B是显示图2C的剖面示意简图；

图3C是显示图2C中的III’部分的放大示意图；以及

图3D至图3E所示是图3B的步骤后的薄膜晶体管阵列的制造流程示意图。

具体实施方式

图2A至图2C是依照本实用新型一优选实施例的薄膜晶体管(thinfilm transistor，简称TFT)阵列(array)的前段制程示意图。

请参照图2A，提供一基板200，在基板200中包括数个预定显示区201。在本实施例中所描述的“预定显示区”是指在基板200上每一个预定制成显示器面板的区域。虽然在本实施例中的预定显示区201的数目是6个，但应用本实用新型于薄膜晶体管制程时，并不限定预定显示区201的数量。然后，在基板200的表面形成一第一图案化导体层202，其中第一图案化导体层202分布范围超出预定显示区201。而第一图案化导体层202包括数个栅极202a以及与栅极202a连接的数条扫描配线(scan line)202b，其形成步骤例如是在基板200上先形成一第一导体层(未示出)，然后再利用微影蚀刻制程定义此第一导体层，使其成为图2A所示的栅极202a以及扫描配线202b，其中第一导体层的形成方法例如是溅镀法(sputtering)，而其材质例如是金属材质如铬(chronlium)或钽(tantalum)。为简化图示，在本图中的各预定显示区201仅显示一条扫描配线202b以及这条扫描配线202b上的栅极202a。然而，实际上每一预定显示区201中不只一条扫描配线202b。

然后，请参照图2B，在基板200上形成一第一介电层204，可作为栅极绝缘层(gate insulating，简称GI)，并覆盖预定显示区201内的栅极202a和扫描配线202b，且暴露出位于预定显示区201外的部分第一图案化导体层202。而此第一介电层204的形成方法例如是使用等离子体化学气相沉积法(plasma enhanced chemical vapor deposition，简称PECVD)并配合沉积制程参数的控制，以使第一介电层204仅覆盖预定显示区201内的间极202a与扫描配线202b，而暴露出位于预定显示区201外的部分第一图案化导体层202。而第一介电层204的材质例如是氮化矽(silicon nitride，SiNx)。

之后的步骤是在基板200上形成横跨栅极202a的通道层(channellayer)，但是因为图2B是一宏观示意图，所以为说明此步骤，需参照图3A，其是图2B中的III部分的放大示意图。由图3A可知，第一介电层204仅覆盖于预定显示区201内的栅极202a和扫描配线202b上，而暴露出预定显示区201外的部分第一图案化导体层202，以及一层形成于基板200上横跨栅极202a的通道层206，其中通道层206可以是通道非晶矽薄膜(channel amorphous-Si layer)。而在通道层206形成之后，还可以选择性地在通道层206上形成一层欧姆接触层(未示出)，其中欧姆接触层例如是一层n+非晶矽薄膜。

接着，请参照图2C，在基板200上形成一层第二图案化导体层210，以使第二图案化导体层210与暴露出的部分第一图案化导体层202电性相连，其中第二图案化导体层210包括数个源/漏极(source/drain)210a以及与源/漏极210a一端(源极端)连接的数条数据配线(data line)210b。而为简化图示，在本图中仅显示一条数据配线210b以及这条数据配线210b上的源/漏极210a。

请继续参照图2C，第二图案化导体层210的形成步骤例如是在基板200上先形成一第二导体层(未示出)，然后再利用微影蚀刻制程定义此第二导体层，使其成为图2C所示的源/漏极210a以及数据配线210b，其中第二导体层的形成方法例如是溅镀法，而其材质例如是金属材质如铝。此时，由于第二图案化导体层210与第一图案化导体层202电性相连，故可避免现有技术在形成像素电极之前发生静电(electrostaticdischarge，简称ESD)破坏的情形。

之后，为了详细说明第一图案化导体层202、第一介电层204以及第二图案化导体层210的相对位置，需参照图3B与3C，其中图3B是显示图2C的剖面示意简图，而图3C是图2C中的III’部分的放大示意图。请先参照图3B，基板200上的第一图案化导体层202与第二图案化导体层210在预定显示区201范围外互相连接，而在预定显示区201范围内则是被第一介电层204所隔绝。

然后，请参照图3C，在预定显示区201内包含源/漏极210a以及数据配线210b的第二图案化导体层210是通过第一介电层204而与底下包含栅极202a和扫描配线202b的第一图案化导体层202相隔离；而第一图案化导体层202与第二图案化导体层210在预定显示区201外则是电性相连的。

在完成源/漏极210a以及数据配线210b之后，请参照图3D至图3E所示，显示了图3C的步骤后的薄膜晶体管阵列的制造流程示意图。

请参照图3D，在基板200上形成一层作为保护层(passivationlayer)的第二介电层212覆盖上述元件，其中第二介电层212具有数个暴露出源/漏极210a另一端(漏极端)的接触窗口(contact opening)214，而第二介电层212的材质例如是介电质。

随后，请参照图3E，在预定显示区201内形成一像素电极(pixelelectrode)216并填满第二介电层212的接触窗口214，其中像素电极216例如是氧化铟锡(ITO)薄膜。而且，待完成上述制程后，可包括利用蚀刻制程去除预定显示区201外的部分第二介电层212、第二图案化导体层210、第一介电层204以及第一图案化导体层202。

如上所述，本实用新型的特点在于将第二图案化导体层与第一图案化导体层电性相连，以避免现有技术中的在形成像素电极之前发生静电破坏。此外，本实用新型不需额外的光罩制程，因此可在不增加制程复杂度以及增加制造成本的情形下。避免因第一金属层与第二金属层彼此隔离而导致静电破坏的发生。

虽然已以优选实施例形式公开了本实用新型，然其并非用以限定本实用新型，任何本领域的技术人员在不脱离本实用新型的精神和范围的情况下可对本实用新型作出各种修改。因此，本实用新型的保护范围应以权利要求书所界定的范围为准。

Claims (7)

1、一种薄膜晶体管阵列的半成品结构，适于形成在具有至少一预定显示区的一基板上，其特征在于，该半成品结构包括：

一第一图案化导体层，配置于该基板上，该第一图案化导体层的分布范围超出该预定显示区；

一介电层，覆盖部分该第一图案化导体层，且暴露该预定显示区以外的部分该第一图案化导体层；

一第二图案化导体层，配置于该介电层上，该第二图案化导体层与暴露出来的该第一图案化导体层电性连接。

2、如权利要求1所述的薄膜晶体管阵列的半成品结构，其特征在于，该第一图案化导体层包括多个栅极以及多条与这些栅极连接的扫瞄配线。

3、如权利要求1所述的薄膜晶体管阵列的半成品结构，其特征在于，该第一图案化导体层的材质包括金属材质。

4、如权利要求3所述的薄膜晶体管阵列的半成品结构，其特征在于，该第一图案化导体层的材质包括铬与钽其中之一。

5、如权利要求1所述的薄膜晶体管阵列的半成品结构，其特征在于，该介电层的材质包括氮化矽。

6、如权利要求1所述的薄膜晶体管阵列的半成品结构，其特征在于，该第二图案化导体层的材质包括金属材质。

7、如权利要求6所述的薄膜晶体管阵列的半成品结构，其特征在于，该第二图案化导体层的材质包括铝。

Images