CN220963243U - 晶体管封装装置 - Google Patents

Abstract

本实用新型提供了一种晶体管封装装置，包括：芯片、引线框架、封装壳、导电金属片以及导电粘结剂层。芯片的底面设于引线框架的顶面，封装壳的底面形成有与芯片和引线框架相适配的安装槽，以容置芯片和引线框架，引线框架的引脚伸出封装壳外。导电金属片对应芯片和引线框架的引脚设置于安装槽内壁上，芯片的顶面通过导电粘结剂层粘贴固定于导电金属片上，引线框架的引脚与导电金属片电接触。本实用新型利用导电金属片和导电粘结剂层实现芯片与引线框架的相应引脚连接，占用空间较小，键合平面低，使器件薄化，有利于小尺寸应用场景。另外，删减打线工艺有助于提高生产速度，并降低了打线引入的可靠性风险。

Description

晶体管封装装置

技术领域

本实用新型涉及半导体封装技术领域，尤其涉及一种晶体管封装装置。

背景技术

半导体封装过程简单来讲就是将晶圆按照产品型号及功能需求加工得到独立芯片的过程。封装过程为：把晶圆切割后的芯片焊接到基板架(引线框架)上，再通过超细的金属导线将晶圆与基板架的相应引脚(Lead)连接，以构成电路，再用塑封壳加以封装保护。封装可以起到保护芯片、机械支撑、增强其电热性能的作用。

目前主流的封装工艺为传统打线式封装。主要的缺点为：为了预留金属键合线及有机硅凝胶所需空间，芯片与顶部塑封壳间距离较大，最终封装出来的成品比晶圆本身所占用空间要大很多，不利于小尺寸应用。打线(Wire Bonding)是指使用金属丝利用热压或超声能源，完成微电子器件中固态电路内部的互联接线，即芯片与电路或引线框架的连接。打线过程要求所有的连线必须沿回绕方向排列，在连线过程中要不断改变芯片与封装基板的位置再进行下一根引线的键合，因此打线速度受限制。打线键合会在连接点引入更高的可靠性风险并且影响加工生产速度。

有鉴于此，有必要提出一种晶体管封装装置以解决上述问题。

实用新型内容

本实用新型的目的在于提供一种晶体管封装装置，用以改善现有的晶体管封装尺寸大、可靠性风险高、影响加工生产速度的问题。

本实用新型提供了一种晶体管封装装置，包括：芯片、引线框架、封装壳、导电金属片以及导电粘结剂层。所述芯片的底面设于所述引线框架的顶面，所述封装壳的底面形成有与所述芯片和所述引线框架相适配的安装槽，以容置所述芯片和所述引线框架，所述引线框架的引脚伸出所述封装壳外。所述导电金属片对应所述芯片和所述引线框架的引脚设置于所述安装槽内壁上，所述芯片的顶面通过所述导电粘结剂层粘贴固定于所述导电金属片上，所述引线框架的引脚与所述导电金属片电接触。

在一种可能的实施例中，所述芯片包括栅极区和源极区，所述导电金属片包括栅极导电片区和源极导电片区，所述导电粘结剂层包括栅极粘结区和源极粘结区。所述栅极导电片区对应所述栅极区和所述引线框架的栅极引脚设置，所述栅极区通过所述栅极粘结区粘贴固定于所述栅极导电片区上，所述引线框架的栅极引脚与所述栅极导电片区电接触。所述源极导电片区对应所述源极区和所述引线框架的源极引脚设置，所述源极区通过所述源极粘结区粘贴固定于所述源极导电片区上，所述引线框架的源极引脚与所述源极导电片区电接触。

在一种可能的实施例中，所述栅极导电片区包括栅极导电部和栅极延伸部，所述栅极导电部和所述栅极区通过所述栅极粘结区粘贴固定，所述栅极延伸部一端连接于所述栅极导电部，另一端与所述栅极引脚电接触。所述源极导电片区包括源极导电部和源极延伸部，所述源极导电部和所述源极区通过所述源极粘结区粘贴固定，所述源极延伸部一端连接于所述源极导电部，另一端与所述源极引脚电接触。

在一种可能的实施例中，所述栅极导电部和所述源极导电部间形成有间隔区，所述栅极粘结区和所述源极粘结区间对应所述间隔区形成有绝缘区。

在一种可能的实施例中，所述栅极延伸部呈弯折状且包括相连接的第一连接段和第二连接段，所述第一连接段与所述栅极区的端面相贴，所述第二连接段与所述引线框架的顶面相贴且所述第二连接段与所述栅极引脚电接触；和/或，所述源极延伸部呈弯折状且包括相连接的第三连接段和第四连接段，所述第三连接段与所述源极区的端面相贴，所述第四连接段与所述引线框架的顶面相贴且所述第四连接段与所述源极引脚电接触。

在一种可能的实施例中，所述栅极延伸部的宽度小于所述栅极导电部的宽度；和/或，所述源极延伸部的宽度小于所述源极导电部的宽度。

在一种可能的实施例中，所述安装槽包括第一槽部、第二槽部、第三槽部、第四槽部以及第五槽部。所述第一槽部用于容置所述芯片、所述导电粘结剂层以及所述导电金属片，所述第二槽部与所述第一槽部连通且用于容置所述引线框架。所述第三槽部与所述第二槽部连通且用于容置所述引线框架的栅极引脚，所述第四槽部与所述第二槽部连通且用于容置所述引线框架的源极引脚，所述第五槽部与所述第二槽部连通且用于容置所述引线框架的漏极引脚。

在一种可能的实施例中，所述引线框架的栅极引脚和源极引脚位于所述引线框架的一端且与所述引线框架的顶面平齐；和/或，所述引线框架的漏极引脚位于所述引线框架的另一端且与所述引线框架的底面平齐。

在一种可能的实施例中，所述引线框架的底面与所述封装壳的底面位于同一平面。

在一种可能的实施例中，所述导电粘结剂层为导电胶。

本实用新型提供的晶体管封装装置的有益效果在于：所述芯片通过所述导电粘结剂层粘贴固定于所述导电金属片上，所述引线框架的引脚与所述导电金属片电接触，利用所述导电金属片和所述导电粘结剂层实现所述芯片与所述引线框架的相应引脚连接。因所述导电金属片的厚度和所述导电粘结剂层的厚度较薄，占用空间较小，键合平面低，使器件薄化，有利于小尺寸应用场景。另外，删减打线工艺有助于提高生产速度，并降低了打线引入的可靠性风险。

附图说明

图1为本实用新型的晶体管封装装置的透视图。

图2为本实用新型的晶体管封装装置中芯片和引线框架的示意图。

图3为本实用新型的晶体管封装装置中带有导电金属片的封装壳的透视图。

图4为图3中A-A方向的剖面图。

图5为本实用新型的晶体管封装装置中导电粘结剂层的示意图。

符号说明：芯片100；栅极区110；源极区120；

引线框架200；栅极引脚210；源极引脚220；漏极引脚230；

封装壳300；安装槽310；第一槽部311；第二槽部312；第三槽部313；第四槽部314；第五槽部315；

导电金属片400；栅极导电片区410；栅极导电部411；栅极延伸部412；源极导电片区420；源极导电部421；源极延伸部422；第三连接段4221；第四连接段4222；间隔区430；

导电粘结剂层500；栅极粘结区510；源极粘结区520；绝缘区530。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

传统的打线式封装方式需要预留出一些空间来放置金属键合线和有机硅凝胶，占用空间大。打线键合仍然在连接点引入一定的可靠性风险。而且，因打线速度受限制，还会影响加工生产速度。

针对现有技术存在的问题，本实用新型的实施例提供了一种晶体管封装装置，参见图1、图2、图3以及图5，该封装装置包括：芯片100、引线框架200、封装壳300、导电金属片400以及导电粘结剂层500。芯片100的底面设于引线框架200的顶面，封装壳300的底面形成有与芯片100和引线框架200相适配的安装槽310，以容置芯片100和引线框架200，引线框架200的引脚伸出封装壳300外。导电金属片400对应芯片100和引线框架200的引脚设置于安装槽310内壁上，芯片100的顶面通过导电粘结剂层500粘贴固定于导电金属片400上，引线框架200的引脚与导电金属片400电接触。较佳的，芯片100为功率场效应晶体管(PowerMOSFET)芯片，封装壳300为塑封壳且呈方形状。

在该实施例中，导电金属片400为薄片状且设置于安装槽310内壁上，芯片100通过导电粘结剂层500粘贴固定于导电金属片400上，引线框架200的引脚与导电金属片400电接触，该方案中电接触为相贴形式。一方面，使芯片100和引线框架200能够紧凑地安装于封装壳300内，以减少整个晶体管封装装置的尺寸，从而实现更小的封装设计。另一方面，通过导电金属片400和导电粘结剂层500实现芯片100与引线框架200对应的引脚的电连接，无需繁琐的键合引线工序，有助于提高生产速度，并降低了打线引入的可靠性风险。

在一种较佳的实施例中，参见图2，芯片100包括栅极区110和源极区120，参见图3，导电金属片400包括栅极导电片区410和源极导电片区420，参见图5，导电粘结剂层500包括栅极粘结区510和源极粘结区520。栅极导电片区410对应栅极区110和引线框架200的栅极引脚210设置，栅极区110通过栅极粘结区510粘贴固定于栅极导电片区410上，引线框架200的栅极引脚210与栅极导电片区410电接触。参见图4，源极导电片区420对应源极区120和引线框架200的源极引脚220设置，源极区120通过源极粘结区520粘贴固定于源极导电片区420上，引线框架200的源极引脚220与源极导电片区420电接触。

在该实施例中，通过栅极导电片区410和栅极粘结区510实现栅极区110和栅极引脚210的电连接，通过源极导电片区420和源极粘结区520实现源极区120和源极引脚220的电连接，通过一一对应的单独连接，确保栅极区110和栅极引脚210之间、源极区120和源极引脚220之间的连接独立性，防止短路或信号干扰。

在一种较佳的实施例中，参见图3和图4，栅极导电片区410包括栅极导电部411和栅极延伸部412，栅极导电部411和栅极区110通过栅极粘结区510粘贴固定，栅极延伸部412一端连接于栅极导电部411，另一端与栅极引脚210电接触。源极导电片区420包括源极导电部421和源极延伸部422，源极导电部421和源极区120通过源极粘结区520粘贴固定，源极延伸部422一端连接于源极导电部421，另一端与源极引脚220电接触。

在该实施例中，栅极导电部411通过栅极粘结区510与栅极区110粘贴固定，栅极延伸部412自栅极导电部411延伸至栅极引脚210处并与栅极引脚210电接触，源极导电部421通过源极粘结区520与源极区120粘贴固定，源极延伸部422自源极导电部421延伸至源极引脚220处并与源极引脚220电接触。

在一种较佳的实施例中，参见图3，栅极导电部411和源极导电部421间形成有间隔区430，参见图5，栅极粘结区510和源极粘结区520间对应间隔区430形成有绝缘区530。在该实施例中，在栅极导电部411和源极导电部421间留空出尺寸较宽的间隔区430，导电金属片400与芯片100间粘结连接时，栅极粘结区510和源极粘结区520间留空出绝缘区530，以防止因导电粘结剂外溢而产生栅源极短接的风险。

在一些具体的实施例中，栅极延伸部412呈弯折状且包括相连接的第一连接段和第二连接段，第一连接段与栅极区110的端面相贴，第二连接段与引线框架200的顶面相贴且第二连接段与栅极引脚210电接触；和/或，参见图4，源极延伸部422呈弯折状且包括相连接的第三连接段4221和第四连接段4222，第三连接段4221与源极区120的端面相贴，第四连接段4222与引线框架200的顶面相贴且第四连接段4222与源极引脚220电接触。

在该实施例中，栅极延伸部412贴合于栅极区110的端面、引线框架200的顶面以及栅极引脚210的端部上，栅极导电片区410适配于芯片100和引线框架200的形状，源极延伸部422贴合于源极区120的端面、引线框架200的顶面以及源极引脚220的端部上，源极导电片区420适配于芯片100和引线框架200的形状。因而，使导电金属片400占用空间更小，键合平面更低，使器件薄化，有利于小尺寸应用场景。

在一些具体的实施例中，栅极延伸部412的宽度小于栅极导电部411的宽度；和/或，源极延伸部422的宽度小于源极导电部421的宽度。较佳的，栅极延伸部412和源极延伸部422设计为宽度较小的细条状，在确保可靠电连接的同时，降低了生产成本。

在一种较佳的实施例中，安装槽310包括第一槽部311、第二槽部312、第三槽部313、第四槽部314以及第五槽部315。第一槽部311用于容置芯片100、导电粘结剂层500以及导电金属片400，第二槽部312与第一槽部311连通且用于容置引线框架200。第三槽部313与第二槽部312连通且用于容置引线框架200的栅极引脚210，第四槽部314与第二槽部312连通且用于容置引线框架200的源极引脚220，第五槽部315与第二槽部312连通且用于容置引线框架200的漏极引脚230。较佳的，第一槽部311位于第二槽部312的顶部，第三槽部313、第四槽部314位于第二槽部312的一端，第五槽部315位于第二槽部312的另一端。第一槽部311与芯片100、导电粘结剂层500以及导电金属片400相适配，第二槽部312与引线框架200相适配。在该实施例中，安装槽310与芯片100和引线框架200相适配，使得芯片100和引线框架200能够紧凑地安装于封装壳300内，从而实现更小的封装尺寸。

在一些具体的实施例中，引线框架200的栅极引脚210和源极引脚220位于引线框架200的一端且与引线框架200的顶面平齐；和/或，引线框架200的漏极引脚230位于引线框架200的另一端且与引线框架200的底面平齐。较佳的，引线框架200的底面与封装壳300的底面位于同一平面。在该实施例中，芯片100和引线框架200位于封装壳300的安装槽310内，封装壳300罩住芯片100和引线框架200，以包住引线框架200顶面、侧面及端面，通过安装槽310露出引线框架200的底面，引线框架200的底面与引线框架200的底面位于同一平面，使引线框架200能够适配、紧凑地安装于封装壳300内，缩小封装后尺寸，使得集成度提高，以适用于小型和高密度的应用。

在一种具体的实施例中，导电粘结剂层500为导电胶，较佳的，导电胶包括导电材料和粘胶材料。导电材料具有导电性，其可以为银粉等，粘胶材料具有很好的粘附性，其可以为高分子聚合物环氧树脂等，导电胶在芯片100和导电金属片400之间形成一个稳固且导电的连接层。

相较于传统打线封装的封装尺寸大、可靠性风险高、影响加工生产速度，本实用新型的晶体管封装装置提出了一种内部带有导电金属片400的封装壳300，省去了传统的打线键合工艺中所需的金属键合线和有机硅凝胶，利用导电金属片400和导电粘结剂层500实现芯片100与引线框架200的相应引脚连接，平面式连接，所需的垂直空间较小，因而减小了封装的整体高度，从而得到了更薄、更小的封装。由于省略了打线键合过程，生产流程可能会更简单，达到了节省工序、提高生产效率、提升产能的效果。而且减少了因打线键合可能引入的可靠性问题，提高封装的可靠性。

虽然在上文中详细说明了本实用新型的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中的本实用新型的范围和精神之内。而且，在此说明的本实用新型可有其它的实施方式，并且可通过多种方式实施或实现。除非另外定义，此处使用的技术术语或者科学术语应当为本实用新型所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

Claims (10)

1.一种晶体管封装装置，其特征在于，包括：芯片、引线框架、封装壳、导电金属片以及导电粘结剂层；

所述芯片的底面设于所述引线框架的顶面；

所述封装壳的底面形成有与所述芯片和所述引线框架相适配的安装槽，以容置所述芯片和所述引线框架，所述引线框架的引脚伸出所述封装壳外；

所述导电金属片对应所述芯片和所述引线框架的引脚设置于所述安装槽内壁上，所述芯片的顶面通过所述导电粘结剂层粘贴固定于所述导电金属片上，所述引线框架的引脚与所述导电金属片电接触。

2.根据权利要求1所述的晶体管封装装置，其特征在于，所述芯片包括栅极区和源极区；

所述导电金属片包括栅极导电片区和源极导电片区；

所述导电粘结剂层包括栅极粘结区和源极粘结区；

所述栅极导电片区对应所述栅极区和所述引线框架的栅极引脚设置，所述栅极区通过所述栅极粘结区粘贴固定于所述栅极导电片区上，所述引线框架的栅极引脚与所述栅极导电片区电接触；

所述源极导电片区对应所述源极区和所述引线框架的源极引脚设置，所述源极区通过所述源极粘结区粘贴固定于所述源极导电片区上，所述引线框架的源极引脚与所述源极导电片区电接触。

3.根据权利要求2所述的晶体管封装装置，其特征在于，所述栅极导电片区包括栅极导电部和栅极延伸部，所述栅极导电部和所述栅极区通过所述栅极粘结区粘贴固定，所述栅极延伸部一端连接于所述栅极导电部，另一端与所述栅极引脚电接触；

所述源极导电片区包括源极导电部和源极延伸部，所述源极导电部和所述源极区通过所述源极粘结区粘贴固定，所述源极延伸部一端连接于所述源极导电部，另一端与所述源极引脚电接触。

4.根据权利要求3所述的晶体管封装装置，其特征在于，所述栅极导电部和所述源极导电部间形成有间隔区；

所述栅极粘结区和所述源极粘结区间对应所述间隔区形成有绝缘区。

5.根据权利要求3所述的晶体管封装装置，其特征在于，所述栅极延伸部呈弯折状且包括相连接的第一连接段和第二连接段，所述第一连接段与所述栅极区的端面相贴，所述第二连接段与所述引线框架的顶面相贴且所述第二连接段与所述栅极引脚电接触；和/或，

所述源极延伸部呈弯折状且包括相连接的第三连接段和第四连接段，所述第三连接段与所述源极区的端面相贴，所述第四连接段与所述引线框架的顶面相贴且所述第四连接段与所述源极引脚电接触。

6.根据权利要求3所述的晶体管封装装置，其特征在于，所述栅极延伸部的宽度小于所述栅极导电部的宽度；和/或，

所述源极延伸部的宽度小于所述源极导电部的宽度。

7.根据权利要求1至6中任一项所述的晶体管封装装置，其特征在于，所述安装槽包括第一槽部、第二槽部、第三槽部、第四槽部以及第五槽部；

所述第一槽部用于容置所述芯片、所述导电粘结剂层以及所述导电金属片；

所述第二槽部与所述第一槽部连通且用于容置所述引线框架；

所述第三槽部与所述第二槽部连通且用于容置所述引线框架的栅极引脚；

所述第四槽部与所述第二槽部连通且用于容置所述引线框架的源极引脚；

所述第五槽部与所述第二槽部连通且用于容置所述引线框架的漏极引脚。

8.根据权利要求1至6中任一项所述的晶体管封装装置，其特征在于，所述引线框架的栅极引脚和源极引脚位于所述引线框架的一端且与所述引线框架的顶面平齐；和/或，

所述引线框架的漏极引脚位于所述引线框架的另一端且与所述引线框架的底面平齐。

9.根据权利要求1至6中任一项所述的晶体管封装装置，其特征在于，所述引线框架的底面与所述封装壳的底面位于同一平面。

10.根据权利要求1至6中任一项所述的晶体管封装装置，其特征在于，所述导电粘结剂层为导电胶。