CN220858074U - 半导体器件、电子设备及半导体封装结构 - Google Patents

Abstract

本申请实施例涉及一种半导体器件、电子设备及半导体封装结构，包括：衬底；位于衬底上的压电谐振结构叠层，其包括沿远离衬底的方向依次堆叠的第一电极、压电层和第二电极；位于压电谐振结构叠层上的集成无源器件裸片，集成无源器件裸片与压电谐振结构叠层导电连接；在衬底与压电谐振结构叠层之间围成有第一空腔，在集成无源器件裸片与压电谐振结构叠层之间围成有第二空腔；在垂直于衬底平面的方向上，第一空腔和压电谐振结构叠层具有重叠区，第二空腔至少覆盖重叠区，以利用第一空腔、压电谐振结构叠层、及第二空腔形成谐振器结构；第一密封层，覆盖集成无源器件裸片并密封第二空腔。由此，实现芯片封装小型化，节约制备工序和生产成本。

Description

半导体器件、电子设备及半导体封装结构

技术领域

本申请涉及半导体技术领域，特别是涉及一种半导体器件、电子设备及半导体封装结构。

背景技术

随着无线通讯技术的高速发展以及通讯终端的多功能化，对滤波器提出了更高性能的要求。薄膜体声波谐振器(Film Bulk Acoustic Resonator，FBAR)因其具有工作频率高、损耗低、温度特性稳定、功率容量大、品质因子高、体积小等优良特性而被广泛地应用于无线通讯领域。同时，随着电子产品小型化、便携化以及智能化的发展，对应芯片的小型化与集成化需求在逐渐增加，越来越多的集成封装需要集成无源器件(Integrated PassiveDevice，IPD)的集成。IPD具有较好的灵活性和宽带宽，将IPD与FBAR集成封装，可使封装得到的滤波器具有更好的灵活性、更高的品质因子和更高的功率。

但是，现有FBAR与IPD的混合滤波器技术，一般都是将已完成制备的FBAR芯片和IPD芯片分别倒贴封装在同一基板上，再通过基板上的导电线路实现二者的导电互联。如此，不仅芯片集成度较低，封装尺寸较大，难以实现芯片封装小型化，而且工艺和性能均有待改善。

实用新型内容

有鉴于此，本申请实施例为解决背景技术中存在的至少一个问题而提供一种半导体器件、电子设备及半导体封装结构。

第一方面，本申请实施例提供了一种半导体器件，其特征在于，包括：

衬底；

位于所述衬底上的压电谐振结构叠层，所述压电谐振结构叠层包括沿远离所述衬底的方向依次堆叠的第一电极、压电层和第二电极；

位于所述压电谐振结构叠层上的集成无源器件裸片，所述集成无源器件裸片与所述压电谐振结构叠层导电连接；

在所述衬底与所述压电谐振结构叠层之间围成有第一空腔，在所述集成无源器件裸片与所述压电谐振结构叠层之间围成有第二空腔；在垂直于衬底平面的方向上，所述第一空腔和所述压电谐振结构叠层具有重叠区，所述第二空腔至少覆盖所述重叠区，以利用所述第一空腔、所述压电谐振结构叠层、及所述第二空腔形成谐振器结构；

第一密封层，覆盖所述集成无源器件裸片并密封所述第二空腔。

可选地，在所述集成无源器件裸片的朝向所述衬底的表面上设置有第一导电连接结构；

所述集成无源器件裸片与所述压电谐振结构叠层导电连接，包括：所述集成无源器件裸片通过所述第一导电连接结构倒装连接在所述压电谐振结构叠层上。

可选地，所述半导体器件还包括：第二导电连接结构，用于将所述压电谐振结构叠层中的所述第一电极及所述第二电极导电引出，所述第二导电连接结构的材料包括Mo/Ni/Au或Mo/TiW/Au。

可选地，所述半导体器件还包括：第二密封层，覆盖所述第一密封层；其中，所述第二密封层的材料包括环氧树脂模塑料EMC，所述第一密封层的材料包括干膜。

可选地，所述半导体器件还包括：导电通孔，贯穿所述衬底的第一表面和第二表面，所述第一表面为所述衬底的朝向所述压电谐振结构叠层的表面，所述第二表面为所述衬底的远离所述压电谐振结构叠层的表面；

第三导电连接结构，位于所述第二表面上，并通过所述导电通孔与所述压电谐振结构叠层和所述集成无源器件裸片导电连接。

可选地，所述半导体器件还包括：导电层，贯穿在所述第一密封层中；第四导电连接结构，位于所述第一密封层上，并通过所述导电层与所述压电谐振结构叠层和所述集成无源器件裸片导电连接。

第二方面，本申请实施例还提供了一种电子设备，包括如上述第一方面中任意一项所述的半导体器件。

第三方面，本申请实施例还提供了一种半导体封装结构，包括：

晶圆，包括多个器件区以及位于各器件区之间的切割道区；

位于所述晶圆上的压电谐振叠层，所述压电谐振叠层包括分别位于多个所述器件区上的多个压电谐振结构叠层，各所述压电谐振结构叠层包括沿远离所述晶圆的方向依次堆叠的第一电极、压电层和第二电极；

多个集成无源器件裸片，分别位于多个所述器件区上的压电谐振结构叠层上且与对应所述器件区上的压电谐振结构叠层导电连接；

在各所述压电谐振结构叠层与所述晶圆之间围成有第一空腔，在各所述集成无源器件裸片与各所述压电谐振结构叠层之间围成有第二空腔；在垂直于所述晶圆平面的方向上，所述第一空腔和所述压电谐振结构叠层具有重叠区，所述第二空腔至少覆盖所述重叠区，以利用所述第一空腔、所述压电谐振结构叠层、及所述第二空腔形成谐振器结构；

第一密封层，覆盖所述集成无源器件裸片并密封所述第二空腔。

可选地，在各所述集成无源器件裸片的朝向所述晶圆的表面上分别设置有第一导电连接结构；

所述多个集成无源器件裸片分别位于多个所述器件区上的压电谐振结构叠层上且与对应所述器件区上的压电谐振结构叠层导电连接，包括：多个所述集成无源器件裸片分别通过对应的所述第一导电连接结构倒装连接在对应的所述器件区上的压电谐振结构叠层上。

可选地，所述半导体封装结构还包括：

第二密封层，覆盖所述第一密封层；其中，所述第二密封层的材料包括环氧树脂模塑料EMC，所述第一密封层的材料包括干膜；

多个导电通孔，贯穿所述晶圆的第一表面和第二表面，所述第一表面为所述晶圆的朝向所述压电谐振结构叠层的表面，所述第二表面为所述晶圆的远离所述压电谐振结构叠层的表面；

多个第三导电连接结构，位于所述第二表面上，并通过对应的所述导电通孔与对应的所述压电谐振结构叠层和所述集成无源器件裸片导电连接。

与现有技术相比，本申请实施例提供的半导体器件、电子设备及半导体封装结构具有如下有益效果：将集成无源器件裸片置于压电谐振结构叠层上，形成上下堆叠结构，内缩了封装尺寸，提高了芯片集成度，实现了芯片封装小型化；不仅如此，通过集成无源器件裸片与压电谐振结构叠层之间围成第二空腔，无需上盖晶圆的制作，即可完成谐振器的上空腔的制备，节约了制备工序和生产成本；集成无源器件裸片与压电谐振结构叠层导电连接，实现了两个器件之间在封装内部I/O互联，减少了基板传输路线，提高了半导体器件性能。

本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为相关技术中滤波器的结构示意图；

图2为本申请实施例提供的半导体器件在封装之前的剖面结构示意图；

图3为本申请实施例提供的半导体器件的第一部分的剖面结构示意图；

图4为本申请实施例提供的半导体器件的第二部分的剖面结构示意图；

图5为本申请一具体实施方式中半导体器件在封装之后形成导电引出结构之前的剖面结构示意图；

图6为图5所示具体实施方式中半导体器件在形成导电引出结构之后的剖面结构示意图；

图7为本申请另一具体实施方式中半导体器件的剖面结构示意图；

图8为本申请实施例中的晶圆的剖面结构示意图。

具体实施方式

下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。

图1为相关技术中滤波器的结构示意图。如图所示，已完成制备的薄膜体声波谐振器2和集成无源器件3分别倒贴封装在基板1的不同位置上，然后通过基板1上的导电线路实现I/O互联。该结构中芯片集成度较低，封装尺寸较大，难以实现芯片封装小型化；集成无源器件与薄膜体声波谐振器各自独立制备独立封装，工序时间长、生产成本高；由基板1上的导电线路实现I/O互联，基板传输路线长，影响滤波器的工作性能。

有鉴于此，本申请实施例提供了一种半导体器件，请参考图2至图7。该半导体器件包括：

衬底100；

位于衬底100上的压电谐振结构叠层120，压电谐振结构叠层120包括沿远离衬底100的方向依次堆叠的第一电极121、压电层122和第二电极123；

位于压电谐振结构叠层120上的集成无源器件裸片200，集成无源器件裸片200与压电谐振结构叠层120导电连接；

在衬底100与压电谐振结构叠层120之间围成有第一空腔110，在集成无源器件裸片200与压电谐振结构叠层120之间围成有第二空腔220；在垂直于衬底100平面的方向上，第一空腔110和压电谐振结构叠层120具有重叠区100s，第二空腔220至少覆盖重叠区100s，以利用第一空腔110、压电谐振结构叠层120、及第二空腔220形成谐振器结构；

第一密封层310，覆盖集成无源器件裸片200并密封第二空腔220。

可以理解地，本申请实施例通过将集成无源器件裸片200置于压电谐振结构叠层120上，形成上下堆叠结构，内缩了封装尺寸，提高了芯片集成度，实现了芯片封装小型化；不仅如此，通过集成无源器件裸片200与压电谐振结构叠层120之间围成第二空腔220，无需上盖晶圆的制作，即可完成谐振器的上空腔的制备，节约了制备工序和生产成本；集成无源器件裸片200与压电谐振结构叠层120导电连接，实现了两个器件之间在封装内部I/O互联，减少了基板传输路线，提高了半导体器件性能。

其中，衬底100可以为任意合适的半导体衬底，例如体硅衬底，其还可以是以下所提到的材料中的至少一种：SiGe、SiC、SiGeC、TnAs、GaAs、InP或者其它Ⅲ族和Ⅴ族化合物半导体，还包括这些半导体形成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等。

可选地，还可以包括位于衬底100上的种子层(图中未示出)。种子层可以诱导后续形成的压电谐振结构叠层120中的各膜层在垂直方向上的晶向生长，使膜层形成良好的晶向，从而提升谐振器的有效机电耦合系数，以优化谐振器的性能。种子层的材料包括但不限于氮化铝(AlN)、氧化锌(ZnO)、单晶锆钛酸铅(PZT)等材料的至少一种，或者是包含上述材料的一定原子比的稀土元素掺杂材料。种子层的材料可以与后续形成的压电层122的材料相同。

可选地，可以通过物理气相沉积的方式溅射而形成所述种子层。

第一电极121的材料为导电材料或半导体材料。其中，导电材料可以为具有导电性能的金属材料，例如：Al、Cu、Pt、Au、Ir、Os、Re、Pd、Rh、Ru、Mo和W中的一种或多种；半导体材料可以为Si、Ge、SiGe、SiC或SiGeC等。

在实际制备过程中，形成第一电极层121的工艺可以包括物理气相沉积工艺。

压电层122的材料为压电材料，压电材料具有压电效应，也就是说，压电材料是受到压力作用时会在两端面间出现电压的晶体材料，利用压电材料的压电效应可实现机械振动(声波)和交流电的互相转换，进而实现声能与电能的转换。

压电层122的材料可以包括以下至少之一：ZnO、AlN、GaN、锆钛酸铝或钛酸铅等具有纤锌矿型结晶结构的压电材料；可选的，还可对上述材料掺入一定比例的稀土元素杂质，如钪、铒、钇、镧等。具体例如，压电层122的材料包括掺入钪的AlN。

在实际制备过程中，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等沉积工艺，形成压电层122。

第二电极123的材料可以与第一电极121的材料相同，这里不展开赘述。当然，本申请也不排除第二电极123选用与第一电极121不同的材料的情况。形成第二电极层123的工艺同样可以包括物理气相沉积工艺。

在衬底100与压电谐振结构叠层120之间围成有第一空腔110，具体可以为：在衬底100中包括沿衬底100的上表面延伸至衬底100内部的凹槽，压电谐振结构叠层120覆盖该凹槽的开口，从而围成第一空腔110。

图3为本申请实施例提供的半导体器件的第一部分的剖面结构示意图。

可选地，半导体器件还包括：覆盖压电谐振结构叠层120的钝化层140。

钝化层140具有保护第二电极123的作用，同时也具有一定的修频作用。

具体地，钝化层140的材料可以与压电层122的材料相同。

请继续参考图3，半导体器件还包括：第二导电连接结构130，用于将压电谐振结构叠层120中的第一电极121及第二电极123导电引出。

示例性地，第二导电连接结构130可以是焊盘。

具体地，第二导电连接结构130的材料可以包括Mo/Ni/Au或Mo/TiW/Au。其中Ni或TiW金属作为阻挡层可以有效防止Au的扩散。

接下来，请参考图4。图4示出了本申请实施例提供的半导体器件的第二部分的剖面结构，半导体器件的第二部分主要指集成无源器件裸片200所在的部分。通过将第二部分叠置在第一部分上，并使得集成无源器件裸片200和压电谐振结构叠层120导电连接，从而形成图2所示的结构。

具体应用中，集成无源器件裸片200可以为已被划片的芯片(Chip或者Die)。在实际制备过程中，将已被划片的IPD芯片转移到压电谐振结构叠层120上，并且压电谐振结构叠层120所在的衬底100可以为尚未被划片的晶圆(Wafer)，从而将芯片转移到晶圆上(简称C to W)，节约工序时间和工艺成本，更好地执行倒装贴片与封装的操作。

以下将形成有压电谐振结构叠层120的晶圆称为FBAR晶圆，在转移之前，FBAR晶圆可以先完成器件制备的全流程，并且已经完成测试(CP)；而后，再取已被划片的IPD芯片倒装贴片至FBAR晶圆上。

请继续参考图4，在集成无源器件裸片200的朝向衬底100的表面上设置有第一导电连接结构210。集成无源器件裸片200与压电谐振结构叠层120导电连接，包括：集成无源器件裸片200通过第一导电连接结构210倒装连接在压电谐振结构叠层120上。

示例性地，第一导电连接结构210可以包括焊料凸块(Bump)。焊料凸块的材料可以包括但不限于Cu/Ni/SnAg。

当然，第一导电连接结构210还可以包括在焊料凸块之下的导电柱等结构。

请参考图2，在集成无源器件裸片200叠置在压电谐振结构叠层120上后，集成无源器件裸片200与压电谐振结构叠层120之间围成第二空腔220。

第一空腔110可以看作谐振器的下空腔；第二空腔220可以看作谐振器的上空腔。通过集成无源器件裸片200与压电谐振结构叠层120之间围成第二空腔220，无需像传统谐振器一样制作上盖晶圆，即可完成谐振器的上空腔的制备，节约了制备工序和生产成本。

在谐振器的工作过程中，施加电流到第一电极121和第二电极123上，压电层122由于逆压电效应，产生形变，形变又会产生压电效应，使压电层122内的电荷极性不再对称，产生极化。当输入交流电压信号的频率等于压电层122的机械变化频率时，就会在第一电极121和第二电极123表面形成机械波驻波，从而形成机械波谐振，也就是声波谐振。第一空腔110和压电谐振结构叠层120具有重叠区100s，第二空腔220至少覆盖重叠区100s，利用第一空腔110、压电谐振结构叠层120、及第二空腔220形成谐振器结构。压电谐振结构叠层120的位于重叠区100s内的部分，悬置于第一空腔110和第二空腔220之间，可以有效抑制振动能量的耗散。

本申请实施例中的谐振器具体例如为薄膜体声波谐振器。

接下来，请参考图5或图7。半导体器件包括：第一密封层310，覆盖集成无源器件裸片200并密封所述第二空腔220。

具体地，第一密封层310的材料包括干膜。干膜的流动性较差，在压膜过程中，不会流入集成无源器件裸片200与压电谐振结构叠层120之间。

作为一种可选的具体实施方式，图5示出的第一密封层310先完成对第二空腔220的密封。第一密封层310具体可以与半导体器件在封装之前的结构的上表面同形。第一密封层310的一部分覆盖在集成无源器件裸片200上，一部分覆盖在未被集成无源器件裸片200遮挡的压电谐振结构叠层120上，另外还有部分覆盖压电谐振结构叠层120的侧壁并且延伸至覆盖在集成无源器件裸片200上的部分。

作为另一种可选的具体实施方式，图7示出的第一密封层310不仅覆盖集成无源器件裸片200，完成对集成无源器件裸片200的保护，还直接完成了封装，减少了生产工序。可以理解地，在实际生产中，可以选择高厚度干膜，将集成无源器件裸片200上表面整平。

接下来，请继续参考图5，作为一种可选的具体实施方式，半导体器件还包括：第二密封层320，覆盖第一密封层310。

具体地，第二密封层320的材料包括环氧树脂模塑料EMC。

EMC(Epoxy Molding Compound，环氧塑封料)是由环氧树脂为基体树脂，以高性能酚醛树脂为固化剂，加入硅微粉等填料，以及添加多种助剂加工而成，可以保护器件不受外界环境(水汽、温度、污染等)的影响，并实现导热、绝缘、耐湿、耐压、支撑等复合功能。

通过第一密封层310完成第二空腔220的密封；通过第二密封层320进一步封装，增加整体强度，并使得半导体器件在集成无源器件裸片200所在的一侧的表面整平，第二密封层320作为载体，便于后续执行背面工艺。

请参考图6，进一步地，半导体器件还可以包括：导电通孔331，贯穿衬底100的第一表面101和第二表面102，第一表面101为衬底100的朝向压电谐振结构叠层120的表面，第二表面102为衬底100的远离压电谐振结构叠层120的表面。

第二表面102也可以被称为衬底100的背面。可以理解地，在实际制备过程中，可以在作为载体的第二密封层320的支撑下，将图5所示的结构翻转，使得衬底100由原本的第一表面101朝上翻转为第二表面102朝上。然后执行接下来的工序。

为了更容易形成导电通孔331，可以先对衬底100进行减薄，具体例如对第二表面102执行化学机械研磨(CMP)；然后在减薄后的衬底100上刻蚀通孔，并在通孔内填充导电材料。换言之，导电通孔331可以由在衬底100减薄后刻蚀的通孔中填充导电材料形成。

参考图6，本申请提供的半导体器件还可以包括：第三导电连接结构333，位于第二表面102上，并通过导电通孔331与压电谐振结构叠层120和集成无源器件裸片200导电连接。

通过第三导电连接结构333进行扇出封装，避免了传统工艺中使用基板布线的工艺，降低封装厚度，降低生产成本。

参考图6，第三导电连接结构333与导电通孔331之间还可以包括覆盖层332。应当理解，虽然图中未示出，但是覆盖层332包括介质层部分，以及穿插在介质层部分内的线路部分，线路部分连接导电通孔331和对应的第三导电连接结构333。

通过覆盖层332，可以任意改变第三导电连接结构333在第二表面102的位置，并同时满足与导电通孔331的导电连接。

可选地，半导体器件倒装在封装基板(图中未示出)上，通过第三导电连接结构333与封装基板导电连接。

接下来，请参考图7。作为另一种可选的具体实施方式，半导体器件还包括：导电层410，贯穿在第一密封层310中；第四导电连接结构334，位于第一密封层310上，并通过导电层410与压电谐振结构叠层120和集成无源器件裸片200导电连接。

第一密封层310不仅覆盖集成无源器件裸片200，完成对集成无源器件裸片200的保护，还直接完成了封装，减少了生产工序。

通过导电层410和第四导电连接结构334将电极从集成无源器件裸片200一侧引出，因此，可以理解地，在实际制备中，不需要进行减薄衬底100、形成导电通孔331等工序。

可选地，半导体器件倒装在封装基板(图中未示出)上，通过第四导电连接结构334与封装基板导电连接。

本申请实施例还提供了一种电子设备，包括如上任一实施例所述的半导体器件。

该电子设备，包括但不限于射频前端、滤波放大模块等中间产品，以及手机、WIFI、无人机等终端产品。

本申请实施例还提供了一种半导体封装结构，包括：

晶圆10，包括多个器件区11以及位于各器件区11之间的切割道区12(请参考图8)；

位于晶圆10上的压电谐振叠层，压电谐振叠层包括分别位于多个器件区11上的多个压电谐振结构叠层120，各压电谐振结构叠层120包括沿远离晶圆10的方向依次堆叠的第一电极121、压电层122和第二电极123；

多个集成无源器件裸片200，分别位于多个器件区11上的压电谐振结构叠层120上且与对应器件区11上的压电谐振结构叠层120导电连接；

在各压电谐振结构叠层120与晶圆10之间围成有第一空腔110，在各集成无源器件裸片200与各压电谐振结构叠层120之间围成有第二空腔220；在垂直于晶圆10平面的方向上，第一空腔110和压电谐振结构叠层120具有重叠区100s，第二空腔220至少覆盖重叠区100s，以利用第一空腔110、压电谐振结构叠层120、及第二空腔220形成谐振器结构；

第一密封层310，覆盖集成无源器件裸片200并密封第二空腔220。

可以理解地，本申请实施例通过将集成无源器件裸片200置于压电谐振结构叠层120上，形成上下堆叠结构，内缩了封装尺寸，提高了芯片集成度，实现了芯片封装小型化；不仅如此，通过集成无源器件裸片200与压电谐振结构叠层120之间围成第二空腔220，无需上盖晶圆的制作，即可完成谐振器的上空腔的制备，节约了制备工序和生产成本；集成无源器件裸片200与压电谐振结构叠层120导电连接，实现了两个器件之间在封装内部I/O互联，减少了基板传输路线，提高了半导体器件性能；此外，通过在FBAR晶圆上堆叠集成无源器件裸片200，实现了晶圆级封装，提高了生产效率，节约了工艺成本。

图8示出了晶圆的剖面结构示意图。参考图8，晶圆10，包括多个器件区11以及位于各器件区11之间的切割道区12。

可以理解地，晶圆10也可以称为衬底，但特指划片前的衬底。在完成器件的制备后，通常通过划片工艺将形成在晶圆10上的若干器件分割成独立的芯片(Chip)，而在每一独立的芯片中的衬底100即为制备过程中采用的晶圆10。

因此，本申请实施例提供的半导体封装结构中单个器件区上的结构，具体请参考前述图2至图7。可以理解地，前述图2至图7中仅示意性地示出了单个器件区11上的一个谐振器结构的情况，在实际生产中，单个器件区11上可以具有多个谐振器结构。

可选地，参考图3，半导体器件还包括：第二导电连接结构130，用于将压电谐振结构叠层120中的第一电极121及第二电极123导电引出。

示例性地，第二导电连接结构130可以是焊盘。

具体地，第二导电连接结构130的材料可以包括Mo/Ni/Au或Mo/TiW/Au。其中Ni或TiW金属作为阻挡层可以有效防止Au的扩散。

参考图2，集成无源器件裸片200位于压电谐振结构叠层120上，二者导电连接。

具体应用中，集成无源器件裸片200可以为已被划片的芯片，从而可以更好地执行倒装贴片与封装的操作。

请结合图4理解，在各集成无源器件裸片200的朝向晶圆10(参考图中衬底100)的表面上分别设置有第一导电连接结构210。可以理解地，图4仅示出了单个器件区11上一个压电谐振结构叠层120对应的第一导电连接结构210。多个集成无源器件裸片200分别位于多个器件区11上的压电谐振结构叠层120上且与对应的压电谐振结构叠层120导电连接，包括：多个集成无源器件裸片200分别通过对应的第一导电连接结构210倒装连接在对应的压电谐振结构叠层120上。

示例性地，第一导电连接结构210可以包括焊料凸块。焊料凸块的材料可以包括但不限于Cu/Ni/SnAg。

当然，第一导电连接结构210还可以包括在焊料凸块之下的导电柱等结构。

接下来，请参考图5或图7。半导体封装结构还包括：第一密封层310，覆盖集成无源器件裸片200并密封所述第二空腔220。

具体地，第一密封层310的材料包括干膜。干膜的流动性较差，在压膜过程中，不会流入集成无源器件裸片200与压电谐振结构叠层120之间。

作为一种可选的具体实施方式，图5示出的第一密封层310先完成对第二空腔220的密封。第一密封层310具体可以与半导体器件在封装之前的结构的上表面同形。第一密封层310的一部分覆盖在集成无源器件裸片200上，一部分覆盖在未被集成无源器件裸片200遮挡的压电谐振结构叠层120上，另外还有部分覆盖压电谐振结构叠层120的侧壁并且延伸至覆盖在集成无源器件裸片200上的部分。

作为另一种可选的具体实施方式，图7示出的第一密封层310不仅覆盖集成无源器件裸片200，完成对集成无源器件裸片200的保护，还直接完成了封装，减少了生产工序。可以理解地，在实际生产中，可以选择高厚度干膜，将集成无源器件裸片200上表面整平。

接下来，请继续参考图5，作为一种可选的具体实施方式，半导体器件还包括：第二密封层320，覆盖第一密封层310。

具体地，第二密封层320的材料包括环氧树脂模塑料EMC。

通过第一密封层310完成第二空腔220的密封；通过第二密封层320进一步封装，增加整体强度，并使得半导体器件在集成无源器件裸片200所在的一侧的表面整平，第二密封层320作为载体，便于后续执行背面工艺。

进一步地，半导体封装结构还可以包括：多个导电通孔331，贯穿晶圆10的第一表面101和第二表面102，第一表面101为晶圆10的朝向压电谐振结构叠层120的表面，第二表面102为晶圆10的远离压电谐振结构叠层120的表面；多个第三导电连接结构333，位于第二表面102上，并通过对应的导电通孔331与对应的压电谐振结构叠层120和集成无源器件裸片200导电连接。通过第三导电连接结构333进行扇出封装，避免了传统工艺中使用基板布线的工艺，降低封装厚度，降低生产成本。

参考图6，第三导电连接结构333与对应的导电通孔331之间还可以包括覆盖层332。应当理解，虽然图中未示出，但是覆盖层332包括介质层部分，以及穿插在介质层部分内的线路部分，线路部分连接导电通孔331和对应的第三导电连接结构333。

通过覆盖层332，可以任意改变第三导电连接结构333在第二表面102的位置，并同时满足与导电通孔331的导电连接。

接下来，请参考图7。作为另一种可选的具体实施方式，半导体封装结构还包括：导电层410，贯穿在第一密封层310中；多个第四导电连接结构334，位于第一密封层310上，并通过对应的导电层410与对应的压电谐振结构叠层120和集成无源器件裸片200导电连接。

第一密封层310不仅覆盖集成无源器件裸片200，完成对集成无源器件裸片200的保护，还直接完成了封装，减少了生产工序。

通过导电层410和第四导电连接结构334将电极从集成无源器件裸片200一侧引出，因此，可以理解地，在实际制备中，不需要进行减薄衬底100、形成导电通孔331等工序。

需要说明的是，本申请提供的半导体器件实施例、电子设备实施例与半导体封装结构实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。

应当理解，以上实施例均为示例性的，不用于包含权利要求所包含的所有可能的实施方式。在不脱离本公开的范围的情况下，还可以在以上实施例的基础上做出各种变形和改变。同样的，也可以对以上实施例的各个技术特征进行任意组合，以形成可能没有被明确描述的本申请的另外的实施例。因此，上述实施例仅表达了本申请的几种实施方式，不对本申请专利的保护范围进行限制。

Claims (10)

1.一种半导体器件，其特征在于，包括：

衬底；

位于所述衬底上的压电谐振结构叠层，所述压电谐振结构叠层包括沿远离所述衬底的方向依次堆叠的第一电极、压电层和第二电极；

位于所述压电谐振结构叠层上的集成无源器件裸片，所述集成无源器件裸片与所述压电谐振结构叠层导电连接；

在所述衬底与所述压电谐振结构叠层之间围成有第一空腔，在所述集成无源器件裸片与所述压电谐振结构叠层之间围成有第二空腔；在垂直于衬底平面的方向上，所述第一空腔和所述压电谐振结构叠层具有重叠区，所述第二空腔至少覆盖所述重叠区，以利用所述第一空腔、所述压电谐振结构叠层、及所述第二空腔形成谐振器结构；

第一密封层，覆盖所述集成无源器件裸片并密封所述第二空腔。

2.根据权利要求1所述的半导体器件，其特征在于，在所述集成无源器件裸片的朝向所述衬底的表面上设置有第一导电连接结构；

所述集成无源器件裸片与所述压电谐振结构叠层导电连接，包括：所述集成无源器件裸片通过所述第一导电连接结构倒装连接在所述压电谐振结构叠层上。

3.根据权利要求2所述的半导体器件，其特征在于，还包括：

第二导电连接结构，用于将所述压电谐振结构叠层中的所述第一电极及所述第二电极导电引出，所述第二导电连接结构的材料包括Mo/Ni/Au或Mo/TiW/Au。

4.根据权利要求1所述的半导体器件，其特征在于，还包括：

第二密封层，覆盖所述第一密封层；其中，所述第二密封层的材料包括环氧树脂模塑料EMC，所述第一密封层的材料包括干膜。

5.根据权利要求1或4所述的半导体器件，其特征在于，还包括：

导电通孔，贯穿所述衬底的第一表面和第二表面，所述第一表面为所述衬底的朝向所述压电谐振结构叠层的表面，所述第二表面为所述衬底的远离所述压电谐振结构叠层的表面；

第三导电连接结构，位于所述第二表面上，并通过所述导电通孔与所述压电谐振结构叠层和所述集成无源器件裸片导电连接。

6.根据权利要求1所述的半导体器件，其特征在于，还包括：

导电层，贯穿在所述第一密封层中；

第四导电连接结构，位于所述第一密封层上，并通过所述导电层与所述压电谐振结构叠层和所述集成无源器件裸片导电连接。

7.一种电子设备，其特征在于，包括如权利要求1-6任意一项所述的半导体器件。

8.一种半导体封装结构，其特征在于，包括：

晶圆，包括多个器件区以及位于各器件区之间的切割道区；

位于所述晶圆上的压电谐振叠层，所述压电谐振叠层包括分别位于多个所述器件区上的多个压电谐振结构叠层，各所述压电谐振结构叠层包括沿远离所述晶圆的方向依次堆叠的第一电极、压电层和第二电极；

多个集成无源器件裸片，分别位于多个所述器件区上的压电谐振结构叠层上且与对应所述器件区上的压电谐振结构叠层导电连接；

在各所述压电谐振结构叠层与所述晶圆之间围成有第一空腔，在各所述集成无源器件裸片与各所述压电谐振结构叠层之间围成有第二空腔；在垂直于所述晶圆平面的方向上，所述第一空腔和所述压电谐振结构叠层具有重叠区，所述第二空腔至少覆盖所述重叠区，以利用所述第一空腔、所述压电谐振结构叠层、及所述第二空腔形成谐振器结构；

第一密封层，覆盖所述集成无源器件裸片并密封所述第二空腔。

9.根据权利要求8所述的半导体封装结构，其特征在于，在各所述集成无源器件裸片的朝向所述晶圆的表面上分别设置有第一导电连接结构；

所述多个集成无源器件裸片分别位于多个所述器件区上的压电谐振结构叠层上且与对应所述器件区上的压电谐振结构叠层导电连接，包括：多个所述集成无源器件裸片分别通过对应的所述第一导电连接结构倒装连接在对应的所述器件区上的压电谐振结构叠层上。

10.根据权利要求8所述的半导体封装结构，其特征在于，还包括：

第二密封层，覆盖所述第一密封层；其中，所述第二密封层的材料包括环氧树脂模塑料EMC，所述第一密封层的材料包括干膜；多个导电通孔，贯穿所述晶圆的第一表面和第二表面，所述第一表面为所述晶圆的朝向所述压电谐振结构叠层的表面，所述第二表面为所述晶圆的远离所述压电谐振结构叠层的表面；

多个第三导电连接结构，位于所述第二表面上，并通过对应的所述导电通孔与对应的所述压电谐振结构叠层和所述集成无源器件裸片导电连接。