CN220570913U - 显示装置 - Google Patents

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Abstract

显示装置包括：沿着第一方向彼此相邻的第一像素区和第二像素区；第一边界，在第一像素区与第二像素区之间；第一绝缘层，在第一像素区和第二像素区中；第一沟槽，被限定在第一绝缘层中并且与第一边界相对应；第一像素分离层，在第一沟槽中，第一像素分离层并且包括与第一绝缘层的材料不同的材料；以及第一导电线，将第一像素区连接到第二像素区，第一导电线的至少一部分在第一绝缘层与第一像素分离层之间。

Description

显示装置
本申请要求于2022年8月10日在韩国知识产权局递交的韩国专利申请第10-2022-0099995号的优先权以及从其获得的所有权益，其公开内容通过引用整体并入本文。
技术领域
一个或多个实施例涉及显示装置。
背景技术
显示装置的用途已经多样化。另外，随着显示装置变得更薄且更轻，它们的使用范围逐渐扩展。
随着显示装置被不同地使用，在设计显示装置的形状时可以有各种方法。另外，随着由显示装置中的显示区占据的平面区扩大，已经添加与显示装置结合或关联的、除了显示图像之外的各种功能。
实用新型内容
一个或多个实施例包括为柔性且对外部冲击强健的、高分辨率的显示装置。
要由实施例实现的技术目标不限于上述技术目标，并且本领域普通技术人员将从本公开的描述中清楚地理解未提及的其它技术目标。
另外的方面将部分地在下面的描述中阐述并且部分地将根据该描述而显而易见，或者可以通过实践本公开的所提出的实施例而获知。
根据一个或多个实施例，显示装置包括：基板，其中限定第一像素区和第二像素区，第一像素区在第一方向上与第二像素区相邻；第一绝缘层，设置在基板上并且包括对应于第一像素区与第二像素区之间的边界的第一沟槽；第一像素分离层，埋在第一沟槽中并且包括与第一绝缘层的材料不同的材料；以及第一导电线，具有布置在第一绝缘层与第一像素分离层之间的至少一部分。
第一导电线可以沿着第一绝缘层的上表面和第一沟槽，基本上在第一方向上延伸。
显示装置可以进一步包括：第一像素电路，布置在第一像素区中并且包括第一半导体层和在第一半导体层上的第一栅电极；以及第二像素电路，布置在第二像素区中并且包括第二半导体层和在第二半导体层上的第二栅电极，其中，第一绝缘层可以进一步包括第一接触孔和第二接触孔，第一接触孔暴露第一栅电极的至少一部分且第二接触孔暴露第二栅电极的至少一部分，并且第一导电线可以通过第一接触孔连接到第一栅电极并通过第二接触孔连接到第二栅电极。
显示装置可以进一步包括：第一半导体层，布置在第一像素区中；以及第二半导体层，布置在第二像素区中，其中，第一绝缘层可以进一步包括第一接触孔和第二接触孔，第一接触孔暴露第一半导体层的至少一部分且第二接触孔暴露第二半导体层的至少一部分，并且第一导电线可以通过第一接触孔连接到第一半导体层并通过第二接触孔连接到第二半导体层。
第一绝缘层的限定第一沟槽的侧表面可以具有至少一个台阶差。
第一导电线可以沿着至少一个台阶差，基本上在第一方向上延伸。
至少一个台阶差可以包括相对于基板的上表面形成预设角度的倾斜表面。
第一绝缘层可以包括第一子绝缘层和第二子绝缘层，第一子绝缘层包括限定第一沟槽的第一部分的第一侧表面，第二子绝缘层包括限定第一沟槽的第二部分的第二侧表面，并且第二子绝缘层的第二侧表面在平面图中可以位于第一子绝缘层的第一侧表面外部。
第一沟槽的第一部分在第一方向上的第一宽度可以小于第一沟槽的第二部分在第一方向上的第二宽度。
第一子绝缘层的第一侧表面可以相对于基板的上表面形成直角或锐角，并且第二子绝缘层的第二侧表面可以相对于基板的上表面形成直角或锐角。
第一绝缘层可以包括第一部分和第二部分，第一部分具有第一厚度，并且第二部分围绕第一部分并具有大于第一厚度的第二厚度。
显示装置可以进一步包括：第一像素电路，布置在第一像素区中；第二像素电路，布置在第二像素区中；以及第二导电线，具有布置在第一绝缘层与第一像素分离层之间的至少一部分，其中，第一导电线可以沿着第一沟槽基本上在第一方向上延伸，以将第一信号传输到第一像素电路和第二像素电路，并且第二导电线可以沿着第一沟槽基本上在第一方向上延伸，以将不同于第一信号的第二信号传输到第一像素电路和第二像素电路。
第一像素电路可以包括第一晶体管和第三晶体管，第一晶体管响应于第一信号而被导通且第三晶体管响应于第二信号而被导通，第二像素电路可以包括第二晶体管和第四晶体管，第二晶体管响应于第一信号而被导通且第四晶体管响应于第二信号而被导通，第一晶体管的导电类型可以与第三晶体管的导电类型相反，并且第二晶体管的导电类型可以与第四晶体管的导电类型相反。第一晶体管、第二晶体管、第三晶体管和第四晶体管中的每一个可以具有p型导电和n型导电当中的导电类型，第一晶体管的导电类型可以不同于第三晶体管的导电类型，并且第二晶体管的导电类型可以不同于第四晶体管的导电类型。
可以在基板中进一步限定第三像素区，第三像素区在与第一方向交叉的第二方向上与第一像素区相邻，第一绝缘层可以进一步包括对应于第一像素区与第三像素区之间的边界的第二沟槽，并且显示装置可以进一步包括埋在第二沟槽中并且包括与第一绝缘层的材料不同的材料的第二像素分离层和具有布置在第一绝缘层与第二像素分离层之间的至少一部分的第二导电线。
第二导电线可以沿着第一绝缘层的上表面和第二沟槽，基本上在第二方向上延伸。
第一绝缘层的限定第二沟槽的侧表面可以具有至少一个台阶差。
显示装置可以进一步包括：第二导电线，布置在第一绝缘层与第一像素分离层之间；第一半导体层，布置在第一像素区中；第二半导体层，布置在第二像素区中；第三半导体层，布置在第一像素区中并且包括与第一半导体层的材料不同的材料；以及第四半导体层，布置在第二像素区中并且包括与第二半导体层的材料不同的材料，其中，第一导电线可以将第一半导体层连接到第二半导体层，并且第二导电线可以将第三半导体层连接到第四半导体层。
第一半导体层和第二半导体层可以包括硅半导体材料，并且第三半导体层和第四半导体层可以包括氧化物半导体材料。
显示装置可以进一步包括：第二绝缘层，设置在第一绝缘层上，覆盖第一导电线，并且与第一像素分离层被提供为一体。
第一绝缘层可以包括无机材料，并且第一像素分离层可以包括有机材料。
通过以下对实施例的描述、附图和权利要求书，这些和/或其它方面将变得显而易见并且更容易理解。
这些一般和特定方面可以通过使用系统、方法、计算机程序或者特定系统、方法和计算机程序的组合来实现。
附图说明
通过以下结合附图进行的描述，本公开的实施例的上述和其它方面、特征和优点将更加显而易见，附图中：
图1是根据实施例的显示装置的放大截面图；
图2是根据实施例的显示装置的放大截面图；
图3是根据实施例的显示装置的放大截面图；
图4是根据实施例的显示装置的放大截面图；
图5是根据实施例的显示装置的示意性平面图；
图6是图5的显示装置中包括的像素的等效电路图；
图7是图5中区域I的示例的放大平面图；
图8是沿着图7中的线II-II'截取的、图7中的显示装置的一部分的示例的放大截面图；
图9是沿着图7中的线III-III'截取的、图7中的显示装置的一部分的示例的放大截面图；
图10是沿着图7中的线IV-IV'截取的、图7中的显示装置的一部分的示例的放大截面图；
图11是沿着图7中的线V-V'截取的、图7中的显示装置的一部分的示例的放大截面图；
图12是沿着图7中的线VI-VI'截取的、图7中的显示装置的一部分的示例的放大截面图；并且
图13至图15是示出根据实施例的制造(或提供)显示装置的方法的示意性截面图。
具体实施方式
现在将详细参考实施例，实施例的示例在附图中图示出，在附图中，相同的附图标记自始至终指代相同的元件。在这点上，当前实施例可以具有不同的形式，并且不应被解释为限于在本文中阐述的描述。相应地，下面仅通过参考附图来描述实施例以说明本描述的方面。
如在本文中使用的，术语“和/或”包括相关列出项中的一个或多个的任何和所有组合。在整个公开中，表述“a、b和c中的至少一个”指示仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、a、b和c全部或者其变型。
由于本公开允许各种改变和众多实施例，因此特定实施例将在附图中图示出并且在书面描述中进行描述。本公开的效果和特征以及实现它们的方法将参考以下参考附图详细地描述的实施例进行阐明。然而，本公开不限于以下实施例，并且可以以各种形式实现。
在下文中，将参考附图描述实施例，其中相同的附图标记自始至终指代相同的元件并且省略其重复描述。例如，在附图内标记单数形式的元件的附图标记可以用于在说明书的文本内引用多个单数元件。
尽管可以使用诸如“第一”和“第二”的术语来描述各种元件，但是这样的元件不必限于以上术语。以上术语用于区分一个元件与另一元件。
如在本文中使用的，除非上下文另有明确指示，否则单数形式“一”和“该”旨在也包括复数形式。
将理解，如在本文中使用的，术语“包括”和/或“包含”指明所陈述的特征或元件的存在，但是不排除一个或多个其它特征或元件的添加。
将进一步理解，当层、区域或元件被称为诸如“在”另一层、区域或元件“上”的、与另一元件相关时，其可以直接或间接地在另一层、区域或元件上。也就是说，例如，可以存在居间层、区域或元件。相反，当层、区域或元件被称为诸如“直接在”另一层、区域或元件“上”的、与另一元件相关时，其可以直接在另一层、区域或元件上。也就是说，例如，不存在居间层、区域或元件。当“直接”相关时，元件可以在其之间形成界面(例如，彼此直接接触)，但不限于此。
为了便于说明，可能夸大或缩小附图中元件的尺寸。作为示例，为了便于描述，附图中示出的每个元件的尺寸和厚度是任意表示的，并且因此，本公开不一定限于此。
在可以不同地实施特定实施例的情况下，可以以与所描述的顺序不同的顺序执行特定的工艺顺序。作为示例，连续描述的两个工艺可以被基本上同时执行，并且以相反的顺序执行。
在本说明书中，“A和/或B”意指A或B或者A和B。在本说明书中，“A和B中的至少一个”意指A或B或者A和B。
将理解，当层、区域或元件被称为诸如“连接”到另一层、区域或元件的、与另一元件相关时，其可以“直接连接”到另一层、区域或元件，或可以“间接连接”到另一层、区域或元件，其它层、区域或元件位于其间。例如，将理解，当层、区域或元件被称为“电连接”到另一层、区域或元件时，其可以“直接电连接”到另一层、区域或元件，或者可以“间接电连接”到另一层、区域或元件，其它层、区域或元件位于其间。相反，当层、区域或元件被称为诸如“直接连接”到另一层、区域或元件的、与另一元件相关时，没有其它层、区域或元件位于其间。
x轴、y轴和z轴不限于直角坐标系的三个轴，并且可以在广义上解释。例如，x轴、y轴和z轴可以彼此垂直，或者可以表示彼此不垂直的不同方向。
此外，可以在本文中使用诸如“下”或“底”和“上”或“顶”的相对术语来描述附图中图示的一个元件与另一元件的关系。将理解，除了附图中所描绘的定向之外，相对术语旨在包含设备的不同定向。例如，如果将附图中的一个的设备翻转，则被描述为在其它元件的“下”侧的元件将随之被定向在其它元件的“上”侧。因此，取决于图的特定定向，术语“下”可以包含“下”和“上”的定向。类似地，如果将附图中的一个的设备翻转，则被描述为在其它元件的“下方”或“下面”的元件将随之被定向在其它元件“上方”。因此，术语“下面”或“下方”可以包含上和下的定向。
除非另有定义，否则在本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解，诸如在通常使用的词典中定义的术语应被解释为具有与它们在相关领域和本公开的背景中的含义一致的含义，并且，除非在本文中明确如此定义，否则将不会在理想化或过度正式的意义上来解释。
在本文中，参考为理想实施例的示意性图示的截面图示来描述实施例。这样，需要预期作为例如制造技术和/或公差的结果的图示的形状的变化。因此，在本文中描述的实施例不应被解释为限于如在本文中图示的区域的特定形状，而是要包括例如由制造导致的形状的偏差。例如，被图示或描述为平坦的区域通常可能具有粗糙和/或非线性特征。此外，图示的尖角可以被倒圆。因此，附图中图示的区域本质上是示意性的，并且它们的形状不旨在图示区域的精确形状并且不旨在限制本权利要求书的范围。
图1是根据实施例的显示装置1(参见图5)的示意性截面图。
参考图1，显示装置1可以包括基板100、阻挡层110、第一绝缘层IL1、第一像素电路P1、第二像素电路P2、像素分离层PSL、导电线CL和第二绝缘层IL2。
第一像素区PAR1和第二像素区PAR2可以被限定在基板100中。第一像素区PAR1可以在第一方向DR1上(或沿着第一方向DR1)与第二像素区PAR2相邻。
基板100可以包括玻璃或聚合物树脂。聚合物树脂可以包括聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯或乙酸丙酸纤维素。包括聚合物树脂的基板100可以是柔性的、可卷曲的或可弯折的。基板100可以具有包括包含聚合物树脂的层和无机层的多层结构。
阻挡层110可以设置在基板100上。阻挡层110可以防止或减少来自基板100等的杂质渗透到显示装置1的其它层。阻挡层110可以包括无机材料、有机材料或有机/无机复合材料，并且包括包含无机材料和有机材料的单个层或多个层，无机材料包括氧化物或氮化物。
第一绝缘层IL1可以设置在阻挡层110上。第一绝缘层IL1可以包括(或限定)对应于第一像素区PAR1与第二像素区PAR2之间的边界(例如，第一边界)的沟槽tr。沟槽tr可以向第一绝缘层IL1的外部敞开，例如在远离基板100的方向上敞开。第一绝缘层IL1可以包括氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)或氧化锌(ZnOx，其可以是ZnO和/或ZnO2)。
当外部冲击被施加到显示装置时，在显示装置内部包括无机材料的第一绝缘层中可能出现裂纹。另外，在一个像素区中出现的裂纹可能在显示装置内部沿着包括无机材料的第一绝缘层生长并且延伸到相邻的像素区。相应地，可能在多个像素中出现缺陷。
相比之下，在根据实施例的显示装置1的第一绝缘层IL1具有对应于第一像素区PAR1与第二像素区PAR2之间的边界的沟槽tr的情况下，可以有效防止或减少裂纹的生长或传播。
第一像素电路P1可以布置在第一像素区PAR1中，并且第二像素电路P2可以布置在第二像素区PAR2中。第一像素电路P1和第二像素电路P2可以设置在第一绝缘层IL1内部。当在层内部时，例如元件可以与层的外表面间隔开，但不限于此。第一像素电路P1可以包括第一半导体层A1和在第一半导体层A1上的第一栅电极G1，并且第二像素电路P2可以包括第二半导体层A2和在第二半导体层A2上的第二栅电极G2。
第一半导体层A1和第二半导体层A2可以包括非晶硅或多晶硅。在另一实施例中，第一半导体层A1和第二半导体层A2可以包括铟(In)、镓(Ga)、锡(Sn)、锆(Zr)、钒(V)、铪(Hf)、镉(Cd)、锗(Ge)、铬(Cr)、钛(Ti)、铝(Al)、铯(Cs)、铈(Ce)和锌(Zn)中的至少一种的氧化物。第一半导体层A1和第二半导体层A2可以包括沟道区、漏区和源区，漏区和源区分别在沟道区的相反两侧。第一半导体层A1和第二半导体层A2可以包括沿着显示装置1的厚度方向的单个层或多个层。
第一栅电极G1和第二栅电极G2可以各自包括诸如钼(Mo)、铝(Al)、铜(Cu)和钛(Ti)的导电材料，并且具有包括上述材料中的一种或多种的单层结构或多层结构。作为示例，第一栅电极G1和第二栅电极G2可以各自包括Mo单层。
像素分离层PSL可以被埋在沟槽tr中。也就是说，像素分离层PSL可以设置在第一绝缘层IL1上，并且延伸到沟槽tr中以在沟槽tr中。由于像素分离层PSL设置在沟槽tr内部，因此可以消除或减小由于沟槽tr而出现的第一绝缘层IL1的台阶差。也就是说，像素分离层PSL可以在第一绝缘层IL1和沟槽tr两者处限定平坦的上表面，以便平坦化台阶差。
像素分离层PSL可以包括与第一绝缘层IL1的材料不同的材料。作为示例，像素分离层PSL可以包括包含有机材料的单个层或多个层。像素分离层PSL可以包括诸如苯并环丁烯(BCB)、聚酰亚胺、六甲基二硅氧烷(HMDSO)、聚甲基丙烯酸甲酯(PMMA)或聚苯乙烯(PS)的通用聚合物、具有苯酚类基团的聚合物衍生物、丙烯酸类聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物或其混合物。
导电线CL的至少一部分可以布置在第一绝缘层IL1与像素分离层PSL之间。导电线CL可以沿着第一绝缘层IL1的上表面并且沿着第一绝缘层IL1的限定沟槽tr的侧壁延伸。如图1中所示，尽管导电线CL具有在第二方向DR2(例如，厚度方向)上延伸的部分，但是导电线CL可以基本上在第一方向DR1上延伸。由于基本上在第一方向DR1上延伸，因此导电线CL可以具有沿着第一方向DR1的主尺寸。导电线CL可以包括包含钼(Mo)、铝(Al)、铜(Cu)和钛(Ti)的导电材料，并且具有包括上述材料的单层结构或多层结构。作为示例，导电线CL可以具有Ti/Al/Ti的多层结构。
在实施例中，导电线CL可以将第一像素电路P1连接到第二像素电路P2。作为示例，如图1中所示，第一绝缘层IL1可以包括限定在其中的第一接触孔c1和第二接触孔c2，其中，第一接触孔c1将第一栅电极G1的至少一部分暴露到第一绝缘层IL1外部，并且第二接触孔c2将第二栅电极G2的至少一部分暴露到第一绝缘层IL1外部。导电线CL可以通过第一接触孔c1(或在第一接触孔c1处)在第一栅电极G1处连接到第一像素电路P1，并且通过第二接触孔c2(或在第二接触孔c2处)在第二栅电极G2处连接到第二像素电路P2。导电线CL可以将第一栅电极G1连接到第二栅电极G2。
第二绝缘层IL2可以设置在第一绝缘层IL1上，以覆盖导电线CL。第二绝缘层IL2可以包括包含有机材料的单个层或多个层，并且提供平坦的上表面。第二绝缘层IL2可以包括诸如苯并环丁烯(BCB)、聚酰亚胺、六甲基二硅氧烷(HMDSO)、聚甲基丙烯酸甲酯(PMMA)或聚苯乙烯(PS)的通用聚合物、具有苯酚类基团的聚合物衍生物、丙烯酸类聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物或其混合物。
在实施例中，第二绝缘层IL2可以与像素分离层PSL被提供为一体。为了便于图示，图1中的虚线指示第二绝缘层IL2与像素分离层PSL之间的虚拟边界。作为一体，像素分离层PSL可以延伸到沟槽tr外部以限定第二绝缘层IL2，或者第二绝缘层IL2可以延伸到沟槽tr中以限定像素分离层PSL。第二绝缘层IL2可以是绝缘像素分离层(例如，像素分离层PSL与第二绝缘层IL2一起)的分别在第一绝缘层IL1和沟槽tr处的部分，并且这样的部分可以彼此共面。
图2是根据实施例的显示装置1的示意性截面图。图2是图1的修改实施例，并且与图1的不同之处在于导电线的结构。在下文中，省略先前参考图1给出的描述，并且主要描述差异。
参考图2，导电线CL’可以布置在第一绝缘层IL1与像素分离层PSL之间。导电线CL’可以沿着第一绝缘层IL1的上表面并且沿着第一绝缘层IL1的限定沟槽tr的侧壁延伸。如图2中所示，尽管导电线CL’具有在第二方向DR2上延伸的部分，但是导电线CL’可以基本上在第一方向DR1上延伸。导电线CL’可以包括包含钼(Mo)、铝(Al)、铜(Cu)和钛(Ti)的导电材料，并且具有包括上述材料的单层结构或多层结构。作为示例，导电线CL’可以具有Ti/Al/Ti的多层结构。
在实施例中，导电线CL’可以将第一像素电路P1连接到第二像素电路P2。作为示例，如图2中所示，第一绝缘层IL1可以包括第一接触孔c1’和第二接触孔c2’，其中，第一接触孔c1’将第一半导体层A1的至少一部分暴露到第一绝缘层IL1外部，并且第二接触孔c2’将第二半导体层A2的至少一部分暴露到第一绝缘层IL1外部。导电线CL’可以通过第一接触孔c1’在第一半导体层A1处连接到第一像素电路P1，并且通过第二接触孔c2’在第二半导体层A2处连接到第二像素电路P2。导电线CL’可以将第一半导体层A1连接到第二半导体层A2，也就是说，将第一像素电路P1连接到第二像素电路P2。
图3是根据实施例的显示装置1的示意性截面图。图3是图1的修改实施例，并且与图1的不同之处在于沟槽tr的结构。在下文中，省略先前参考图1给出的描述，并且主要描述差异。
参考图3，第一绝缘层IL1的限定沟槽tr的侧表面IL1s可以包括至少一个台阶差(例如，台阶或台阶式结构)。第一绝缘层IL1的限定沟槽tr的侧表面IL1s可以具有阶梯形状。侧表面IL1s可以是第一绝缘层IL1的限定沟槽tr的侧壁。导电线CL可以沿着至少一个台阶差基本上在第一方向DR1上延伸。导电线CL可以部分地具有阶梯形状。在导电线CL沿着至少一个台阶差延伸的情况下，可以减小导电线CL在第二方向DR2上的厚度。当导电线CL在第二方向DR2上的厚度减小时，导电线CL在平面图中在两个相反方向上扩展的量减小，并且因此，可以防止到相邻或不同的导电材料线的无意连接。
在实施例中，第一绝缘层IL1可以包括第一子绝缘层SIL1和在第一子绝缘层SIL1上的第二子绝缘层SIL2。第一子绝缘层SIL1可以包括第一绝缘层IL1的彼此共面的厚度部分，并且第二子绝缘层SIL2可以包括第一绝缘层IL1的彼此共面并且在与第一子绝缘层SIL1不同的平面中的厚度部分。显示装置1及其各种部件或层可以设置在由彼此交叉的两个方向限定的平面中。参考图3，例如，该平面可以由第一方向DR1和延伸到视图或页面中的第三方向限定，这样的第三方向与第一方向DR1和第二方向DR2中的每一个交叉。
第一子绝缘层SIL1可以包括限定沟槽tr的第一部分tra(例如，第一厚度部分)的第一侧表面SIL1s，并且第二子绝缘层SIL2可以包括限定沟槽tr的第二部分trb(例如，第二厚度部分)的第二侧表面SIL2s。在平面图中，第二子绝缘层SIL2的第二侧表面SIL2s可以位于第一子绝缘层SIL1的第一侧表面SIL1s外部。由于在外部，因此第二侧表面SIL2s可以比第一侧表面SIL1s离沟槽tr的中心更远。
在实施例中，由第一子绝缘层SIL1的第一侧表面SIL1s和基板100的上表面100s形成的角度可以是直角。由第二子绝缘层SIL2的第二侧表面SIL2s和基板100的上表面100s形成的角度可以是直角。
在实施例中，沟槽tr的第一部分tra在第一方向DR1上的第一宽度w1t可以小于沟槽tr的第二部分trb在第一方向DR1上的第二宽度w2t。这样的宽度可以在第一绝缘层IL1的限定沟槽tr的侧壁之间限定。第一宽度w1t可以是最大宽度并且第二宽度w2t可以是最小宽度，但不限于此。
在实施例中，像素分离层PSL可以包括第一部分PSLa和在第一部分PSLa上的第二部分PSLb。像素分离层PSL的第一部分PSLa在第一方向DR1上的第一宽度w1p可以小于像素分离层PSL的第二部分PSLb在第一方向DR1上的第二宽度w2p。这样的宽度可以在像素分离层PSL的在沟槽tr处的侧壁之间限定。
在实施例中，第一绝缘层IL1可以包括第一部分IL1a和第二部分IL1b，其中，第一部分IL1a具有第一厚度t1，并且第二部分IL1b具有大于第一厚度t1的第二厚度t2。在平面图(例如，沿着厚度方向观看的视图)中，第一绝缘层IL1的第二部分IL1b可以围绕第一绝缘层IL1的第一部分IL1a。
图4是根据实施例的显示装置1的示意性截面图。图4是图3的修改实施例，并且与图3的不同之处在于沟槽的结构。在下文中，省略先前参考图3给出的描述，并且主要描述差异。
参考图4，第一绝缘层IL1的限定沟槽tr的侧表面IL1s可以包括至少一个台阶差。至少一个台阶差可以具有相对于基板100的上表面100s形成预设角度的倾斜表面。
在实施例中，由第一子绝缘层SIL1的第一侧表面SIL1s和基板100的上表面100s形成的内角可以是锐角。由第二子绝缘层SIL2的第二侧表面SIL2s和基板100的上表面100s形成的内角可以是锐角。
图5是根据实施例的显示装置1的示意性平面图。
参考图5，显示装置1可以包括显示区DA和外围区PA，其中，显示区DA被配置为显示图像并且外围区PA围绕显示区DA的至少一部分。显示装置1可以通过使用从显示区DA发射的光来向显示装置1的外部显示图像。由于显示装置1包括基板100，因此可以理解，基板100包括显示区DA和外围区PA。换句话说，可以理解，显示区DA和外围区PA被限定在基板100中。显示装置1的各种部件和元件可以包括对应于上述那些的显示区DA和外围区PA。
基板100可以包括诸如玻璃、金属或塑料的各种材料。在实施例中，基板100可以包括柔性材料。这里，柔性材料表示被容易地弯曲、可弯折、可折叠或可卷曲的材料。柔性材料的基板100可以包括超薄玻璃、金属或塑料。
如图5中所示，显示区DA在平面图中可以是矩形(例如，具有矩形平面形状)。在另一实施例中，显示区DA可以被提供成诸如三角形、五边形和六边形等的其它多边形形状、圆形形状、椭圆形形状或不规则形状等。
包括诸如有机发光二极管OLED(参见图6)的各种显示元件的像素PX可以布置在基板100的显示区DA中。像素PX可以被提供成多个。多个像素PX可以以诸如条纹构造、pentile构造和马赛克构造等的各种构造布置，以显示图像。在下文中，在本说明书中，每个像素PX表示被配置为发射不同颜色的光的子像素。每个像素PX可以是例如红色子像素、绿色子像素和蓝色子像素中的一个。
尽管有机发光显示装置被描述为根据实施例的显示装置1的示例，但是根据实施例的显示装置1不限于此。在另一实施例中，根据实施例的显示装置1可以是无机发光显示装置或量子点发光显示装置。作为示例，显示装置1的显示元件的发射层可以包括有机材料、无机材料、量子点、有机材料和量子点、无机材料和量子点或者有机材料、无机材料和量子点。
基板100的外围区PA是与显示区DA相邻布置(例如，围绕显示区DA延伸)的区域，并且可以是其中不显示图像的区域(例如，非显示区)。通过其传送电信号的焊盘或端子可以布置在外围区PA中。被配置为将电信号传输到显示区DA的各种布线、印刷电路板或驱动器集成电路(IC)芯片被附接到焊盘。
图6是图5的显示装置1中包括的像素PX的等效电路图。
参考图6，像素PX可以包括像素电路PC和电连接到像素电路PC的显示元件。作为示例，显示元件可以是有机发光二极管OLED。显示元件的阴极可以是被施加公共电压ELVSS的公共电极。像素电路PC可以包括上述第一像素电路P1和/或第二像素电路P2。也就是说，图1至图4中示出的第一像素电路P1和/或第二像素电路P2可以设置在显示装置1的显示区DA中。
如图6中所示，像素电路PC可以包括多个薄膜晶体管T1、T2、T3、T4、T5、T6和T7以及存储电容器Cst。多个薄膜晶体管T1、T2、T3、T4、T5、T6和T7以及存储电容器Cst可以连接到信号线GW、GC、GI、GB、EM和DL、初始化电压线VIL以及驱动电压线PL。在实施例中，信号线GW、GC、GI、GB、EM和DL中的至少一条、初始化电压线VIL和/或驱动电压线PL可以由彼此相邻的像素PX共享。
薄膜晶体管T1、T2、T3、T4、T5、T6和T7可以包括驱动薄膜晶体管T1、扫描薄膜晶体管T2、补偿薄膜晶体管T3、栅初始化薄膜晶体管T4、操作控制薄膜晶体管T5、发射控制薄膜晶体管T6和阳极初始化薄膜晶体管T7。
多个薄膜晶体管T1、T2、T3、T4、T5、T6和T7中的一些可以是n沟道金属氧化物半导体(NMOS)场效应晶体管(n沟道MOSFET)，并且其余的可以是p沟道金属氧化物半导体(PMOS)场效应晶体管(p沟道MOSFET)。
作为示例，如图6中所示，在多个薄膜晶体管T1、T2、T3、T4、T5、T6和T7当中，补偿薄膜晶体管T3和栅初始化薄膜晶体管T4可以是n沟道MOSFET(NMOS)，并且其余的可以是p沟道MOSFET(PMOS)。
作为另一示例，在多个薄膜晶体管T1、T2、T3、T4、T5、T6和T7当中，补偿薄膜晶体管T3、栅初始化薄膜晶体管T4和阳极初始化薄膜晶体管T7可以是n沟道MOSFET(NMOS)，并且其余的可以是p沟道MOSFET(PMOS)。可替代地，多个薄膜晶体管T1、T2、T3、T4、T5、T6和T7中的仅一个可以是NMOS，并且其余的可以是PMOS。可替代地，多个薄膜晶体管T1、T2、T3、T4、T5、T6和T7中的全部可以是NMOS。
信号线GW、GC、GI、GB、EM和DL包括被配置为传输扫描信号Sgw的扫描线GW、被配置为传输补偿信号Sgc的补偿栅线GC、被配置为将初始化信号Sgi传输到栅初始化薄膜晶体管T4的初始化栅线GI、被配置为将发射控制信号Sem传输到操作控制薄膜晶体管T5和发射控制薄膜晶体管T6的发射控制线EM、被配置为将下一扫描信号Sgb传输到阳极初始化薄膜晶体管T7的下一扫描线GB以及与扫描线GW交叉并被配置为传输数据信号Dm的数据线DL。
驱动电压线PL被配置为将驱动电压ELVDD传输到驱动薄膜晶体管T1，并且初始化电压线VIL被配置为传输对驱动薄膜晶体管T1的栅极和显示元件的阳极进行初始化的初始化电压Vint。
驱动薄膜晶体管T1的栅极连接到存储电容器Cst，驱动薄膜晶体管T1的源极通过操作控制薄膜晶体管T5连接到驱动电压线PL，并且驱动薄膜晶体管T1的漏极通过发射控制薄膜晶体管T6电连接到有机发光二极管OLED的阳极。驱动薄膜晶体管T1被配置为根据扫描薄膜晶体管T2的开关操作接收数据信号Dm并且将驱动电流IOLED供应给有机发光二极管OLED。
扫描薄膜晶体管T2的栅极连接到扫描线GW，扫描薄膜晶体管T2的源极连接到数据线DL，并且扫描薄膜晶体管T2的漏极连接到驱动薄膜晶体管T1的源极并且通过操作控制薄膜晶体管T5连接到驱动电压线PL。扫描薄膜晶体管T2根据通过扫描线GW传输的扫描信号Sgw被导通，并且执行将数据信号Dm传输到驱动薄膜晶体管T1的源极的开关操作，其中，数据信号Dm被传输到数据线DL。
补偿薄膜晶体管T3的栅极连接到补偿栅线GC。补偿薄膜晶体管T3的漏极连接到驱动薄膜晶体管T1的漏极，并且通过发射控制薄膜晶体管T6连接到有机发光二极管OLED的阳极。补偿薄膜晶体管T3的源极连接到存储电容器Cst的下电极CE1和驱动薄膜晶体管T1的栅极。另外，补偿薄膜晶体管T3的源极连接到栅初始化薄膜晶体管T4的漏极。补偿薄膜晶体管T3根据通过补偿栅线GC传输的补偿信号Sgc被导通，并且通过将驱动薄膜晶体管T1的栅极电连接到驱动薄膜晶体管T1的漏极来将驱动薄膜晶体管T1二极管连接。
栅初始化薄膜晶体管T4的栅极连接到初始化栅线GI。栅初始化薄膜晶体管T4的源极连接到阳极初始化薄膜晶体管T7的源极和初始化电压线VIL。栅初始化薄膜晶体管T4的漏极连接到存储电容器Cst的下电极CE1、补偿薄膜晶体管T3的源极和驱动薄膜晶体管T1的栅极。栅初始化薄膜晶体管T4根据通过初始化栅线GI传输的初始化信号Sgi被导通，并且执行通过将初始化电压Vint传输到驱动薄膜晶体管T1的栅极来初始化驱动薄膜晶体管T1的栅极的初始化操作。
操作控制薄膜晶体管T5的栅极连接到发射控制线EM，操作控制薄膜晶体管T5的源极连接到驱动电压线PL，并且操作控制薄膜晶体管T5的漏极连接到驱动薄膜晶体管T1的源极和扫描薄膜晶体管T2的漏极。
发射控制薄膜晶体管T6的栅极连接到发射控制线EM，发射控制薄膜晶体管T6的源极连接到驱动薄膜晶体管T1的漏极和补偿薄膜晶体管T3的漏极，并且发射控制薄膜晶体管T6的漏极电连接到阳极初始化薄膜晶体管T7的漏极和有机发光二极管OLED的阳极。
操作控制薄膜晶体管T5和发射控制薄膜晶体管T6根据通过发射控制线EM传输的发射控制信号Sem被同时导通，并且驱动电压ELVDD被传输到有机发光二极管OLED，并且因此，驱动电流IOLED流过有机发光二极管OLED。
阳极初始化薄膜晶体管T7的栅极连接到下一扫描线GB，阳极初始化薄膜晶体管T7的漏极连接到发射控制薄膜晶体管T6的漏极和有机发光二极管OLED的阳极，并且阳极初始化薄膜晶体管T7的源极连接到栅初始化薄膜晶体管T4的源极和初始化电压线VIL。阳极初始化薄膜晶体管T7根据通过下一扫描线GB传输的下一扫描信号Sgb被导通，并且初始化有机发光二极管OLED的阳极。
下一扫描信号Sgb可以与扫描信号Sgw基本上同步。作为另一示例，下一扫描信号Sgb可以与下一行上的扫描信号Sgw基本上同步。作为示例，下一扫描线GB可以与下一行上的扫描线GW基本上相同。在列方向上彼此相邻的像素PX可以共享扫描线GW中的同一条。
如图6中所示，阳极初始化薄膜晶体管T7可以连接到下一扫描线GB。在另一实施例中，阳极初始化薄膜晶体管T7可以连接到发射控制线EM，并且根据发射控制信号Sem被驱动。薄膜晶体管中的每一个的源极和漏极的位置可以取决于晶体管的类型(p型或n型)来交换。
存储电容器Cst可以包括下电极CE1和上电极CE2。存储电容器Cst的下电极CE1连接到驱动薄膜晶体管T1的栅极，并且存储电容器Cst的上电极CE2连接到驱动电压线PL。存储电容器Cst可以被配置为存储对应于驱动薄膜晶体管T1的栅电压与驱动电压ELVDD之间的差的电荷。
尽管未在图6中示出，但是像素电路PC可以包括包含第一电容器电极和第二电容器电极的升压电容器。升压电容器的第一电容器电极可以连接到扫描薄膜晶体管T2的栅极和扫描线GW，并且第二电容器电极可以连接到补偿薄膜晶体管T3的源极。
下面描述根据实施例的每个像素PX的具体操作。
在初始化时段期间，当通过初始化栅线GI供应初始化信号Sgi时，栅初始化薄膜晶体管T4根据初始化信号Sgi被导通，并且驱动薄膜晶体管T1被从初始化电压线VIL供应的初始化电压Vint初始化。
在数据编程时段期间，当分别通过扫描线GW和补偿栅线GC供应扫描信号Sgw和补偿信号Sgc时，扫描薄膜晶体管T2和补偿薄膜晶体管T3分别根据扫描信号Sgw和补偿信号Sgc被导通。在这种情况下，驱动薄膜晶体管T1被二极管连接，并且通过导通的补偿薄膜晶体管T3被正向偏置。
然后，补偿电压Dm+Vth(Vth具有负值)被施加到驱动薄膜晶体管T1的栅极，其中，补偿电压Dm+Vth是从由数据线DL供应的数据信号Dm减去驱动薄膜晶体管T1的阈值电压Vth的电压。
驱动电压ELVDD和补偿电压Dm+Vth被分别施加到存储电容器Cst的两个相反端，并且与两个相反端的电压之间的差对应的电荷被存储在存储电容器Cst中。
在发射时段期间，操作控制薄膜晶体管T5和发射控制薄膜晶体管T6根据从发射控制线EM供应的发射控制信号Sem被导通。出现对应于驱动薄膜晶体管T1的栅电压与驱动电压ELVDD之间的电压差的驱动电流IOLED，并且驱动电流IOLED通过发射控制薄膜晶体管T6被供应给有机发光二极管OLED。
在本实施例中，多个薄膜晶体管T1、T2、T3、T4、T5、T6和T7中的至少一个可以包括包含氧化物的半导体层，并且其余的可以包括包含硅的半导体层。
具体地，直接影响显示装置1的亮度的驱动薄膜晶体管T1可以被配置为包括包含具有高可靠性的多晶硅的半导体层。因此，可以通过这种配置实现高分辨率显示装置。
由于氧化物半导体具有高载流子迁移率和低泄漏电流，因此即使当各个晶体管(或显示装置1)的驱动时间长时，电压降也不大。也就是说，由于即使在以低频驱动显示装置1时，根据电压降的图像的颜色变化也不大，因此可以以低频驱动显示装置1。
由于氧化物半导体具有低泄漏电流的优点，因此连接到驱动薄膜晶体管T1的栅极的补偿薄膜晶体管T3、栅初始化薄膜晶体管T4和阳极初始化薄膜晶体管T7中的至少一个可以包括氧化物半导体。因此，可以防止流到驱动薄膜晶体管T1的栅极的泄漏电流，并且同时可以降低功耗。
图7是图5中区域I的示例的放大平面图。
参考图7，显示装置1可以包括基板100、第一绝缘层IIL1、像素分离层PPSL以及第一导电线至第五导电线CL1、CL2、CL3、CL4和CL5。沿着各个像素区之间的边界，第一导电线至第四导电线CL1、CL2、CL3和CL4可以按顺序布置。
基板100可以包括玻璃或聚合物树脂。被提供成多个(包括多个像素区PXAR)的像素区PXAR可以被限定在基板100中，其中，多个像素区PXAR在第一方向(例如，±x方向)和第二方向(例如，±y方向)上布置。作为示例，第一像素区PXAR1可以在第一方向(例如，±x方向)上(或沿着第一方向)与第二像素区PXAR2相邻，并且第一像素区PXAR1可以在第二方向(例如，±y方向)上与第三像素区PXAR3相邻。参考图7，显示装置1可以设置在由彼此交叉的±x方向和±y方向限定的平面中，而厚度方向(例如，±z方向)与这些方向中的每一个方向交叉。图7中的各种像素区的特征和结构可以应用于图1至图4中的各种像素区，反之亦然，但不限于此。
如下面描述的图8中所示，第一绝缘层IIL1可以设置在基板100上。第一绝缘层IIL1可以包括无机材料。第一绝缘层IIL1可以包括与像素区PXAR之间的边界相对应的沟槽ttr。作为示例，第一绝缘层IIL1可以包括第一沟槽ttr1和第二沟槽ttr2，第一沟槽ttr1对应于第一像素区PXAR1与第二像素区PXAR2之间的边界，并且第二沟槽ttr2对应于第一像素区PXAR1与第三像素区PXAR3之间的边界(例如，第二边界)。
像素分离层PPSL可以填充第一绝缘层IIL1的沟槽ttr。作为示例，第一像素分离层PPSL1可以被埋在第一绝缘层IIL1的第一沟槽ttr1中，并且第二像素分离层PPSL2可以被埋在第一绝缘层IIL1的第二沟槽ttr2中。由于像素分离层PPSL设置在沟槽ttr内部，因此可以消除或减小由于沟槽ttr而出现的第一绝缘层IIL1的台阶差。像素分离层PPSL可以包括与第一绝缘层IIL1的材料不同的材料。作为示例，像素分离层PPSL可以包括有机材料。
如下面描述的图8至图12中所示，第一导电线至第五导电线CL1、CL2、CL3、CL4和CL5的至少一部分可以布置在第一绝缘层IIL1与像素分离层PPSL之间。第一导电线至第五导电线CL1、CL2、CL3、CL4和CL5可以沿着第一绝缘层IIL1的与沟槽ttr相邻的上表面并且沿着第一绝缘层IIL1的限定沟槽ttr的侧壁延伸。作为示例，第一导电线至第四导电线CL1、CL2、CL3和CL4的至少一部分可以布置在第一绝缘层IIL1与第一像素分离层PPSL1之间。第一导电线至第四导电线CL1、CL2、CL3和CL4可以沿着第一绝缘层IIL1的上表面和第一沟槽ttr1基本上在第一方向(例如，±x方向)上延伸。第五导电线CL5的至少一部分可以布置在第一绝缘层IIL1与第二像素分离层PPSL2之间。第五导电线CL5可以沿着第一绝缘层IIL1的上表面和第二沟槽ttr2基本上在第二方向(例如，±y方向)上延伸。
各种像素电路可以分别布置在像素区PXAR中。像素电路中的每一个可以包括至少一个晶体管，并且至少一个晶体管可以包括半导体层和栅电极。第一导电线至第五导电线CL1、CL2、CL3、CL4和CL5可以将分别布置在不同的像素区PXAR中的像素电路彼此连接。作为示例，如下面描述的图8和图9中所示，第一导电线CL1和第二导电线CL2可以将分别布置在不同的像素区PXAR中的栅电极彼此连接。也就是说，第一导电线CL1和第二导电线CL2可以在分别布置在这样的像素区PXAR中的栅电极处，将不同的像素区PXAR彼此连接。如下面描述的图10和图12中所示，第三导电线至第五导电线CL3、CL4和CL5可以将分别布置在不同的像素区PXAR中的半导体层彼此连接。也就是说，第三导电线至第五导电线CL3、CL4和CL5可以在分别布置在这样的像素区PXAR中的半导体层处将不同的像素区PXAR彼此连接。第一导电线至第五导电线CL1、CL2、CL3、CL4和CL5可以包括包含钼(Mo)、铝(Al)、铜(Cu)和钛(Ti)的导电材料，并且具有包括上述材料的单个层或多个层。作为示例，第一导电线至第五导电线CL1、CL2、CL3、CL4和CL5可以具有Ti/Al/Ti的多层结构。
图8是沿着图7中的线II-II'截取的、图7中的显示装置1的一部分的示例的截面图。
参考图8，在第一方向(例如，±x方向)上彼此相邻的第一像素区PXAR1和第二像素区PXAR2可以被限定在基板100中。
设置在基板100上的第一绝缘层IIL1可以包括第一子绝缘层SIIL1和在第一子绝缘层SIIL1上的第二子绝缘层SIIL2。第一子绝缘层SIIL1可以包括缓冲层111、第一栅绝缘层113、第二栅绝缘层115和第一层间绝缘层117，并且第二子绝缘层SIIL2可以包括第三栅绝缘层119和第二层间绝缘层121。
第一绝缘层IIL1可以包括(或限定)对应于第一像素区PXAR1与第二像素区PXAR2之间的边界的第一沟槽ttr1。第一绝缘层IIL1的限定第一沟槽ttr1的侧表面可以包括至少一个台阶差。至少一个台阶差可以具有相对于基板100的上表面100s形成预设角度的倾斜表面。第一绝缘层IIL1的限定第一沟槽ttr1的侧表面可以包括阶梯形状。
在实施例中，第一子绝缘层SIIL1可以包括限定第一沟槽ttr1的第一部分ttr1a的第一侧表面SIIL1s，并且第二子绝缘层SIIL2可以包括限定第一沟槽ttr1的第二部分ttr1b的第二侧表面SIIL2s。在平面图中，第二子绝缘层SIIL2的第二侧表面SIIL2s可以位于第一子绝缘层SIIL1的第一侧表面SIIL1s外部。
在实施例中，由第一子绝缘层SIIL1的第一侧表面SIIL1s和基板100的上表面100s形成的角度(例如，内角)可以是锐角。由第二子绝缘层SIIL2的第二侧表面SIIL2s和基板100的上表面100s形成的角度(例如，内角)可以是锐角。
在实施例中，第一沟槽ttr1的第一部分ttr1a在第一方向(例如，±x方向)上的宽度可以小于第一沟槽ttr1的第二部分ttr1b在第一方向(例如，±x方向)上的宽度。也就是说，第一沟槽ttr1的第一部分ttr1a在第一方向上的宽度(例如，在±x方向上的最大宽度)可以小于第一沟槽ttr1的第二部分ttr1b在第一方向上的宽度(例如，在±x方向上的最小宽度)，但不限于此。
尽管在图8中示出了第一绝缘层IIL1的限定第一沟槽ttr1的侧表面包括至少一个台阶差，并且至少一个台阶差具有相对于基板100的上表面100s形成预设角度的倾斜表面，但是在另一实施例中，第一绝缘层IIL1的限定第一沟槽ttr1的侧表面可以具有与图1中示出的第一绝缘层IL1的限定沟槽tr的侧表面的形状相同的形状，或者具有与图3中示出的第一绝缘层IL1的限定沟槽tr的侧表面的形状相同的形状。
第一像素电路PC1可以布置在第一像素区PXAR1中，并且第二像素电路PC2可以布置在第二像素区PXAR2中。第一像素电路PC1可以包括第一晶体管TFT1和第三晶体管TFT3，并且第二像素电路PC2可以包括第二晶体管TFT2和第四晶体管TFT4。第一晶体管TFT1可以包括第一半导体层Act1和第一栅电极GE1，第二晶体管TFT2可以包括第二半导体层Act2和第二栅电极GE2，第三晶体管TFT3可以包括第三半导体层Act3、第三栅电极GE3和第五栅电极GE5，并且第四晶体管TFT4可以包括第四半导体层Act4、第四栅电极GE4和第六栅电极GE6。
在实施例中，第一晶体管TFT1的导电类型可以与第三晶体管TFT3的导电类型相反。第二晶体管TFT2的导电类型可以与第四晶体管TFT4的导电类型相反。第一晶体管TFT1的导电类型可以与第二晶体管TFT2的导电类型相同，并且第三晶体管TFT3的导电类型可以与第四晶体管TFT4的导电类型相同。
在实施例中，第一半导体层Act1和第二半导体层Act2可以包括硅半导体材料，并且第三半导体层Act3和第四半导体层Act4可以包括氧化物半导体材料。
第一像素分离层PPSL1可以被埋在第一沟槽ttr1中。第一导电线CL1的至少一部分可以布置在第一绝缘层IIL1与第一像素分离层PPSL1之间。第一导电线CL1可以沿着第一绝缘层IIL1的上表面和第一沟槽ttr1基本上在第一方向(例如，±x方向)上延伸。第一导电线CL1可以沿着第一绝缘层IIL1的侧表面(例如，侧壁)的至少一个台阶差基本上在第一方向(例如，±x方向)上延伸。第一导电线CL1可以部分地具有阶梯形状。在第一导电线CL1沿着至少一个台阶差延伸的情况下，可以减小第一导电线CL1在基板100的厚度方向(例如，±z方向)上的厚度(或长度)。当第一导电线CL1在基板100的厚度方向(例如，±z方向)上的厚度减小时，第一导电线CL1在平面图中在两个相反侧(例如，在相反方向上)扩展的量减小。因此，可以防止到相邻的不同的线(例如，图7中的第二导电线CL2)的无意连接。
在实施例中，第一导电线CL1可以沿着第一沟槽ttr1基本上在第一方向(例如，±x方向)上延伸，以将第一信号传输到第一像素电路PC1和第二像素电路PC2。第一信号可以是图6中的扫描信号Sgw、发射控制信号Sem和下一扫描信号Sgb中的一个。第一导电线CL1可以将第一晶体管TFT1的第一栅电极GE1连接到第二晶体管TFT2的第二栅电极GE2。第一导电线CL1可以通过形成在第一绝缘层IIL1中的第一接触孔cnt1连接到第一晶体管TFT1的第一栅电极GE1，并且通过形成在第一绝缘层IIL1中的第二接触孔cnt2连接到第二晶体管TFT2的第二栅电极GE2。第一晶体管TFT1和第二晶体管TFT2可以响应于第一信号而被导通。
在下文中，根据堆叠顺序更具体地描述显示装置1中包括的结构。
基板100可以包括玻璃或聚合物树脂。聚合物树脂可以包括聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯或乙酸丙酸纤维素。包括聚合物树脂的基板100可以是柔性的、可卷曲的或可弯折的。基板100可以具有包括包含聚合物树脂的层和无机层(未示出)的多层结构。
阻挡层110可以设置在基板100上。阻挡层110可以被配置为防止或减少来自基板100下方的杂质渗透到第一半导体层Act1和第二半导体层Act2。阻挡层110可以包括无机材料、有机材料或有机/无机复合材料，并且包括包含无机材料和有机材料的单个层或多个层，无机材料包括氧化物或氮化物。
缓冲层111可以设置在阻挡层110上。缓冲层111可以减少或阻挡来自基板100下方的异物、湿气或外部空气渗透到其上方的层，并且沿着基板100提供平坦的表面。缓冲层111可以包括无机材料、有机材料或有机/无机复合材料，并且包括包含无机材料和有机材料的单个层或多个层，无机材料包括氧化物或氮化物。
第一绝缘层IIL1可以设置在阻挡层110上。第一绝缘层IIL1可以包括氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)或氧化锌(ZnOx，其可以是ZnO和/或ZnO2)。
设置在第一绝缘层IIL1的第一沟槽ttr1内部的像素分离层PPSL1可以包括包含有机材料的单个层或多个层。作为示例，像素分离层PPSL1可以包括诸如苯并环丁烯(BCB)、聚酰亚胺、六甲基二硅氧烷(HMDSO)、聚甲基丙烯酸甲酯(PMMA)或聚苯乙烯(PS)的通用聚合物、具有苯酚类基团的聚合物衍生物、丙烯酸类聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物及其混合物。
第一半导体层Act1和第二半导体层Act2可以设置在缓冲层111上。第一半导体层Act1和第二半导体层Act2彼此可以设置在同一层中。由于在同一层中，因此元件可以在同一工艺中形成(提供)和/或被形成(提供)为包括相同的材料，元件可以是同一材料层的各个部分(图案)，元件可以通过与同一下层或上层形成界面而在同一层上，元件可以彼此共面，等等，但不限于此。第一半导体层Act1和第二半导体层Act2可以包括非晶硅或多晶硅。第一半导体层Act1和第二半导体层Act2可以包括沟道区、漏区和源区，漏区和源区在沟道区的两个相反侧。第一半导体层Act1和第二半导体层Act2可以包括单个层或多个层。
第一栅绝缘层113可以设置在缓冲层111上，以覆盖第一半导体层Act1和第二半导体层Act2。第一栅电极GE1和第二栅电极GE2可以设置在第一栅绝缘层113上。第一栅电极GE1和第二栅电极GE2彼此可以设置在同一层中。第一栅电极GE1和第二栅电极GE2可以各自包括包含钼(Mo)、铝(Al)、铜(Cu)和钛(Ti)的导电材料，并且具有包括上述材料的单层结构或多层结构。作为示例，第一栅电极GE1和第二栅电极GE2可以各自包括Mo单层。
第二栅绝缘层115可以设置在第一栅绝缘层113上，以覆盖第一栅电极GE1和第二栅电极GE2。第三栅电极GE3和第四栅电极GE4可以设置在第二栅绝缘层115上，并且彼此可以在同一层中。第三栅电极GE3和第四栅电极GE4可以各自包括包含钼(Mo)、铝(Al)、铜(Cu)和钛(Ti)的导电材料，并且具有包括上述材料的单层结构或多层结构。作为示例，第三栅电极GE3和第四栅电极GE4可以各自包括Mo单层。
第一层间绝缘层117可以设置在第二栅绝缘层115上，以覆盖第三栅电极GE3和第四栅电极GE4。第三半导体层Act3和第四半导体层Act4可以设置在第一层间绝缘层117上，并且彼此可以在同一层中。第三半导体层Act3和第四半导体层Act4可以包括铟(In)、镓(Ga)、锡(Sn)、锆(Zr)、钒(V)、铪(Hf)、镉(Cd)、锗(Ge)、铬(Cr)、钛(Ti)、铝(Al)、铯(Cs)、铈(Ce)和锌(Zn)中的至少一种的氧化物。
第三栅绝缘层119可以设置在第一层间绝缘层117上，以覆盖第三半导体层Act3和第四半导体层Act4。第五栅电极GE5和第六栅电极GE6可以设置在第三栅绝缘层119上，并且彼此可以在同一层中。第五栅电极GE5和第六栅电极GE6可以各自包括包含钼(Mo)、铝(Al)、铜(Cu)和钛(Ti)的导电材料，并且具有包括上述材料的单层结构或多层结构。作为示例，第五栅电极GE5和第六栅电极GE6可以各自包括Mo单层。
第二层间绝缘层121可以设置在第三栅绝缘层119上，以覆盖第五栅电极GE5和第六栅电极GE6。第一导电线CL1可以设置在第二层间绝缘层121上。第一导电线CL1可以分别通过形成在第二栅绝缘层115、第一层间绝缘层117、第三栅绝缘层119和第二层间绝缘层121中的第一接触孔cnt1和第二接触孔cnt2连接到第一栅电极GE1和第二栅电极GE2。第一导电线CL1可以包括包含钼(Mo)、铝(Al)、铜(Cu)和钛(Ti)的导电材料，并且具有包括上述材料的单层结构或多层结构。作为示例，第一导电线CL1可以具有Ti/Al/Ti的多层结构。
第二绝缘层IIL2可以设置在第二层间绝缘层121上，以覆盖第一导电线CL1。第二绝缘层IIL2可以包括包含有机材料的单个层或多个层，并且提供平坦的上表面。第二绝缘层IIL2可以包括诸如苯并环丁烯(BCB)、聚酰亚胺、六甲基二硅氧烷(HMDSO)、聚甲基丙烯酸甲酯(PMMA)或聚苯乙烯(PS)的通用聚合物、具有苯酚类基团的聚合物衍生物、丙烯酸类聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物或其混合物。
在实施例中，第二绝缘层IIL2可以与第一像素分离层PPSL1被提供为一体。
第一电极E1可以设置在第二绝缘层IIL2上。第一电极E1可以包括包含钼(Mo)、铝(Al)、铜(Cu)和钛(Ti)的导电材料，并且具有包括上述材料的单层结构或多层结构。作为示例，第一电极E1可以具有Ti/Al/Ti的多层结构。
第三绝缘层123可以设置在第二绝缘层IIL2上，以覆盖第一电极E1。第三绝缘层123可以包括包含有机材料的单个层或多个层，并且提供平坦的上表面。第三绝缘层123可以包括诸如苯并环丁烯(BCB)、聚酰亚胺、六甲基二硅氧烷(HMDSO)、聚甲基丙烯酸甲酯(PMMA)或聚苯乙烯(PS)的通用聚合物、具有苯酚类基团的聚合物衍生物、丙烯酸类聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物或其混合物。
第一显示元件DE1和第二显示元件DE2可以设置在第三绝缘层123上。第一显示元件DE1可以布置在第一像素区PXAR1中，并且第二显示元件DE2可以布置在第二像素区PXAR2中。第一显示元件DE1和第二显示元件DE2可以是有机发光二极管OLED。第一显示元件DE1和第二显示元件DE2中的每一个可以包括像素电极210、中间层220和对电极230，中间层220包括有机发射层。尽管未在图8中示出，但是第一显示元件DE1和第二显示元件DE2中的每一个可以通过形成在第三绝缘层123等中的至少一个接触孔连接到相应的像素电路。
像素电极210可以是(半)透明电极或反射电极。在实施例中，像素电极210可以包括反射层和在反射层上的透明或半透明电极层，其中，反射层包括Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr及其化合物中的至少一种。透明或半透明电极层可以包括氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟(In2O3)、氧化铟镓(IGO)和氧化铝锌(AZO)中的至少一种。在实施例中，像素电极210可以包括ITO/Ag/ITO。
在基板100的显示区DA中，像素限定层125可以设置在第三绝缘层123上。像素限定层125可以覆盖像素电极210的边缘，并且包括将像素电极210的中心部分暴露到像素限定层125外部的开口。第一显示元件DE1和第二显示元件DE2中的每一个的发射区(例如，发光区)可以由开口限定(或与开口相对应)。
通过增大每个像素电极210的边缘与沿着厚度方向在像素电极210上方的对电极230之间的距离，像素限定层125可以防止在每个像素电极210的边缘处发生电弧等。
像素限定层125可以包括诸如聚酰亚胺、丙烯酸树脂、苯并环丁烯和酚醛树脂等的有机绝缘材料，并且通过使用旋涂等形成(或提供)。像素限定层125可以包括有机绝缘材料。可替代地，像素限定层125可以包括诸如氮化硅、氮氧化硅或氧化硅的无机绝缘材料。可替代地，像素限定层125可以包括有机绝缘材料和无机绝缘材料。在实施例中，像素限定层125可以包括遮光材料，并且被提供成黑色。遮光材料可以包括炭黑、碳纳米管、包括黑色染料的树脂或糊剂、金属(例如，镍、铝、钼及其合金)颗粒、金属氧化物(例如，氧化铬)颗粒或金属氮化物(例如，氮化铬)颗粒。在像素限定层125包括遮光材料的情况下，可以减少布置在像素限定层125下方的金属结构的外部光反射。
中间层220可以设置在形成在像素限定层125中的开口内部，并且可以包括有机发射层。有机发射层可以包括包含发射红光、绿光、蓝光或白光的荧光或磷光材料的有机材料。有机发射层可以包括聚合物有机材料或低分子量有机材料。可以选择性地在有机发射层下和上进一步布置功能层，功能层包括空穴传输层(HTL)、空穴注入层(HIL)、电子传输层(ETL)或电子注入层(EIL)。
对电极230可以是(半)透明电极或反射电极。在实施例中，对电极230可以是透明或半透明电极，并且可以包括金属薄膜，金属薄膜包括Li、Ca、LiF、Al、Ag、Mg或其混合物或者具有诸如LiF/Ca或LiF/Al的多层结构的材料，并且具有小的功函数。另外，可以进一步在金属薄膜上布置诸如ITO、IZO、ZnO或In2O3的透明导电氧化物(TCO)层。对电极230可以遍及显示区DA布置并且设置在中间层220和像素限定层125上。对电极230可以遍及第一显示元件DE1和第二显示元件DE2被形成为一体，以共同与沿着第三绝缘层123的表面彼此间隔开的像素电极210中的每一个相对应。
由于第一显示元件DE1和第二显示元件DE2可能容易地被外部湿气或氧气等损坏，因此封装层(未示出)可以覆盖并保护第一显示元件DE1和第二显示元件DE2。封装层可以覆盖显示区DA，并且延伸到外围区PA的至少一部分。封装层可以包括沿着厚度方向布置的第一无机封装层、有机封装层和第二无机封装层。
图9是沿着图7中的线III-III'截取的、图7中的显示装置1的一部分的示例的截面图。在图9中，与图8的附图标记相同的附图标记表示相同的构件，并且因此，省略其重复描述。
参考图9，第二导电线CL2的至少一部分可以布置在第一绝缘层IIL1与第一像素分离层PPSL1之间。第二导电线CL2可以沿着第一绝缘层IIL1的上表面和第一沟槽ttr1基本上在第一方向(例如，±x方向)上延伸。第二导电线CL2可以沿着第一绝缘层IIL1的侧表面的至少一个台阶差基本上在第一方向(例如，±x方向)上延伸。第二导电线CL2可以部分地具有阶梯形状。在第二导电线CL2沿着至少一个台阶差延伸的情况下，可以减小第二导电线CL2在基板100的厚度方向(例如，±z方向)上的厚度。当第二导电线CL2在基板100的厚度方向(例如，±z方向)上的厚度减小时，第二导电线CL2在平面图中在两个相反侧扩展的量减小。因此，可以防止到相邻的不同的线(例如，图7中的第一导电线CL1或第三导电线CL3)的无意连接。
在实施例中，第二导电线CL2可以沿着第一沟槽ttr1基本上在第一方向(例如，±x方向)上延伸，以将第二信号传输到第一像素电路PC1和第二像素电路PC2。第二信号可以是图6中的补偿信号Sgc和初始化信号Sgi中的一个。与图7一起参考图8和图9，其中，第一导电线CL1沿着第一沟槽ttr1延伸并将第一信号传输到第一像素电路PC1和第二像素电路PC2，第二导电线CL2沿着同一第一沟槽ttr1延伸并将不同于第一信号的第二信号传输到第一像素电路PC1和第二像素电路PC2。也就是说，图7中的第一沟槽ttr1可以沿着±y方向连续，但不限于此。在实施例中，分别与第一导电线CL1至第四导电线CL4相对应的多个沟槽部分可以沿着±y方向彼此间隔开限定。
第二导电线CL2可以将第三晶体管TFT3的第五栅电极GE5连接到第四晶体管TFT4的第六栅电极GE6。第二导电线CL2可以通过形成在第一绝缘层IIL1中的第三接触孔cnt3连接到第三晶体管TFT3的第五栅电极GE5，并且通过形成在第一绝缘层IIL1中的第四接触孔cnt4连接到第四晶体管TFT4的第六栅电极GE6。第三晶体管TFT3和第四晶体管TFT4可以响应于第二信号而被导通。
图10是沿着图7中的线IV-IV'截取的、图7中的显示装置1的一部分的示例的截面图。在图10中，与图8的附图标记相同的附图标记表示相同的构件，并且因此，省略其重复描述。
参考图10，第三导电线CL3的至少一部分可以布置在第一绝缘层IIL1与第一像素分离层PPSL1之间。第三导电线CL3可以沿着第一绝缘层IIL1的上表面和第一沟槽ttr1基本上在第一方向(例如，±x方向)上延伸。第三导电线CL3可以沿着第一绝缘层IIL1的侧表面的至少一个台阶差基本上在第一方向(例如，±x方向)上延伸。第三导电线CL3可以部分地具有阶梯形状。在第三导电线CL3沿着至少一个台阶差延伸的情况下，可以减小第三导电线CL3在基板100的厚度方向(例如，±z方向)上的厚度。当第三导电线CL3在基板100的厚度方向(例如，±z方向)上的厚度减小时，第三导电线CL3在平面图中在两个相反侧扩展的量减小，并且因此，可以防止到相邻的不同的线(例如，图7中的第二导电线CL2或第四导电线CL4)的无意连接。
在实施例中，第三导电线CL3可以沿着第一沟槽ttr1基本上在第一方向(例如，±x方向)上延伸，并且连接到第一像素电路PC1和第二像素电路PC2。第三导电线CL3可以将第一晶体管TFT1的第一半导体层Act1连接到第二晶体管TFT2的第二半导体层Act2。第三导电线CL3可以通过形成在第一绝缘层IIL1中的第五接触孔cnt5连接到第一晶体管TFT1的第一半导体层Act1，并且通过形成在第一绝缘层IIL1中的第六接触孔cnt6连接到第二晶体管TFT2的第二半导体层Act2。
在实施例中，第三导电线CL3可以沿着第一沟槽ttr1基本上在第一方向(例如，±x方向)上延伸，以将第一电压传输到第一像素电路PC1和第二像素电路PC2。第一电压可以是图6中的初始化电压Vint和驱动电压ELVDD中的一个。
图11是沿着图7中的线V-V'截取的、图7中的显示装置1的一部分的示例的截面图。在图11中，与图8的附图标记相同的附图标记表示相同的构件，并且因此，省略其重复描述。
参考图11，第四导电线CL4的至少一部分可以布置在第一绝缘层IIL1与第一像素分离层PPSL1之间。第四导电线CL4可以沿着第一绝缘层IIL1的上表面和第一沟槽ttr1基本上在第一方向(例如，±x方向)上延伸。第四导电线CL4可以沿着第一绝缘层IIL1的侧表面的至少一个台阶差基本上在第一方向(例如，±x方向)上延伸。第四导电线CL4可以部分地具有阶梯形状。在第四导电线CL4沿着至少一个台阶差延伸的情况下，可以减小第四导电线CL4在基板100的厚度方向(例如，±z方向)上的厚度。当第四导电线CL4在基板100的厚度方向(例如，±z方向)上的厚度减小时，第四导电线CL4在平面图中在两个相反侧扩展的量减小，并且因此，可以防止到相邻的不同的线(例如，图7中的第三导电线CL3)的无意连接。
在实施例中，第四导电线CL4可以沿着第一沟槽ttr1基本上在第一方向(例如，±x方向)上延伸，并且连接到第一像素电路PC1和第二像素电路PC2。第四导电线CL4可以将第三晶体管TFT3的第三半导体层Act3连接到第四晶体管TFT4的第四半导体层Act4。第四导电线CL4可以通过形成在第一绝缘层IIL1中的第七接触孔cnt7连接到第三晶体管TFT3的第三半导体层Act3，并且通过形成在第一绝缘层IIL1中的第八接触孔cnt8连接到第四晶体管TFT4的第四半导体层Act4。
在实施例中，第四导电线CL4可以沿着第一沟槽ttr1基本上在第一方向(例如，±x方向)上延伸，以将第二电压传输到第一像素电路PC1和第二像素电路PC2。第二电压可以是图6的初始化电压Vint。
显示装置1可以进一步包括设置在第一绝缘层IIL1上的、被提供成多个的第二电极E2。被提供成多个的第二电极E2可以通过形成在第一绝缘层IIL1中的第九接触孔cnt9分别连接到第一半导体层Act1和第二半导体层Act2。第二电极E2可以包括包含钼(Mo)、铝(Al)、铜(Cu)和钛(Ti)的导电材料，并且具有包括上述材料的单层结构或多层结构。作为示例，第二电极E2可以具有Ti/Al/Ti的多层结构。
图12是沿着图7中的线VI-VI'截取的、图7中的显示装置1的一部分的示例的截面图。在图12中，与图8的附图标记相同的附图标记表示相同的构件，并且因此，省略其重复描述。
参考图12，在第二方向(例如，±y方向)上彼此相邻的第一像素区PXAR1和第三像素区PXAR3可以被限定在基板100中。
第一绝缘层IIL1可以包括对应于第一像素区PXAR1与第三像素区PXAR3之间的边界的第二沟槽ttr2。第一绝缘层IIL1的限定第二沟槽ttr2的侧表面可以包括至少一个台阶差。至少一个台阶差可以具有相对于基板100的上表面100s形成预设角度的倾斜表面。第一绝缘层IIL1的限定第二沟槽ttr2的侧表面可以包括阶梯形状。
在实施例中，在平面图中，第二子绝缘层SIIL2的限定第二沟槽ttr2的第二部分ttr2b的侧表面可以位于第一子绝缘层SIIL1的限定第二沟槽ttr2的第一部分ttr2a的侧表面外部。
在实施例中，由第一子绝缘层SIIL1的限定第二沟槽ttr2的第一部分ttr2a的侧表面和基板100的上表面100s形成的角度可以是锐角。由第二子绝缘层SIIL2的限定第二沟槽ttr2的第二部分ttr2b的侧表面和基板100的上表面100s形成的角度可以是锐角。
在实施例中，第二沟槽ttr2的第一部分ttr2a在第二方向(例如，±y方向)上的宽度可以小于第二沟槽ttr2的第二部分ttr2b在第二方向(例如，±y方向)上的宽度。
尽管在图12中示出了第一绝缘层IIL1的限定第二沟槽ttr2的侧表面包括至少一个台阶差，并且至少一个台阶差具有相对于基板100的上表面100s形成预设角度的倾斜表面，但是在另一实施例中，第一绝缘层IIL1的限定第二沟槽ttr2的侧表面可以具有与图1中示出的第一绝缘层IL1的限定沟槽tr的侧表面的形状相同的形状，或者具有与图3中示出的第一绝缘层IL1的限定沟槽tr的侧表面的形状相同的形状。
第三像素电路PC3和第三显示元件DE3可以布置在第三像素区PXAR3中。第三像素电路PC3可以包括第五半导体层Act5和第七栅电极GE7。第五半导体层Act5可以包括非晶硅或多晶硅。第七栅电极GE7可以包括包含钼(Mo)、铝(Al)、铜(Cu)和钛(Ti)的导电材料，并且具有包括上述材料的单层结构或多层结构。作为示例，第七栅电极GE7可以包括Mo单层。第三显示元件DE3可以包括像素电极210、中间层220和对电极230。
第二像素分离层PPSL2可以被埋在第二沟槽ttr2中。第五导电线CL5的至少一部分可以布置在第一绝缘层IIL1与第二像素分离层PPSL2之间。第五导电线CL5可以沿着第一绝缘层IIL1的上表面和第二沟槽ttr2基本上在第二方向(例如，±y方向)上延伸。第五导电线CL5可以沿着第一绝缘层IIL1的侧表面的至少一个台阶差基本上在第二方向(例如，±y方向)上延伸。第五导电线CL5可以部分地具有阶梯形状。在第五导电线CL5沿着至少一个台阶差延伸的情况下，可以减小第五导电线CL5在基板100的厚度方向(例如，±z方向)上的厚度。当第五导电线CL5在基板100的厚度方向(例如，±z方向)上的厚度减小时，第五导电线CL5在平面图中在两个相反侧扩展的量减小，并且因此，可以防止到相邻的不同的线的无意连接。
在实施例中，第五导电线CL5可以沿着第二沟槽ttr2基本上在第二方向(例如，±y方向)上延伸，并且将第一半导体层Act1连接到第五半导体层Act5。第五导电线CL5可以通过形成在第一绝缘层IIL1中的第十接触孔cnt10连接到第五半导体层Act5，并且通过形成在第一绝缘层IIL1中的第十一接触孔cnt11连接到第一半导体层Act1。
尽管主要针对显示装置扼要地进行了描述，但是实施例不限于此。作为示例，用于制造该显示装置的制造显示装置的方法也落入本公开的范围内。
图13至图15是示出根据实施例的制造(或提供)显示装置1的方法的示意性截面图。图13至图15示出基于图11中示出的显示装置的截面图制造显示装置1的方法。
参考图13，在基板100上形成阻挡层110、第一绝缘层IIL1、第一像素电路PC1和第二像素电路PC2。通过蚀刻第一绝缘层IIL1的对应于第一像素区PXAR1与第二像素区PXAR2之间的边界的部分来形成第一沟槽ttr1的第一部分ttr1a(例如，下部)。第一沟槽ttr1的第一部分ttr1a可以与提供暴露第一半导体层Act1和第二半导体层Act2的至少一部分的多个第九接触孔cnt9一起形成或提供，例如，同时形成。形成第一沟槽ttr1的第一部分ttr1a和第九接触孔cnt9的蚀刻工艺可以是干法蚀刻。
参考图14，通过蚀刻第一绝缘层IIL1的对应于第一像素区PXAR1与第二像素区PXAR2之间的边界的另一部分来形成第一沟槽ttr1的第二部分ttr1b(例如，上部)，另一部分与上述部分间隔开。在第七接触孔cnt7和第八接触孔cnt8形成在第一绝缘层IIL1中的同时，第一沟槽ttr1的第二部分ttr1b一起形成，其中，第七接触孔cnt7暴露第三半导体层Act3的至少一部分，并且第八接触孔cnt8暴露第四半导体层Act4的至少一部分。形成第一沟槽ttr1的第二部分ttr1b、第七接触孔cnt7和第八接触孔cnt8的蚀刻工艺可以是干法蚀刻。
可以通过形成窄且深的第一部分ttr1a的操作和形成宽且浅的第二部分ttr1b的操作来形成第一沟槽ttr1。
参考图15，在第一绝缘层IIL1上形成第二电极E2和第四导电线CL4。形成第一像素分离层PPSL1和第二绝缘层IIL2以覆盖第二电极E2和第四导电线CL4。
尽管未在图15中示出，但是在形成图15中示出的堆叠结构之后，顺序形成第一电极E1、第三绝缘层123、像素电极210、像素限定层125、中间层220和对电极230。
根据实施例，图6至图15的第一像素电路PC1、第二像素电路PC2、第一像素区PXAR1、第二像素区PXAR2、第一绝缘层IIL1、第二绝缘层IIL2、第一子绝缘层SIIL1、第二子绝缘层SIIL2、第一侧表面SIIL1s、第二侧表面SIIL2s和沟槽ttr可以分别与图1至图5的第一像素电路P1、第二像素电路P2、第一像素区PAR1、第二像素区PAR2、第一绝缘层IL1、第二绝缘层IL2、第一子绝缘层SIL1、第二子绝缘层SIL2、第一侧表面SIL1s、第二侧表面SIL2s和沟槽tr对应，或者可以分别与图1至图5的第一像素电路P1、第二像素电路P2、第一像素区PAR1、第二像素区PAR2、第一绝缘层IL1、第二绝缘层IL2、第一子绝缘层SIL1、第二子绝缘层SIL2、第一侧表面SIL1s、第二侧表面SIL2s和沟槽tr相同或相似，但不限于此。
根据实施例，可以实现柔性且强健地抵御外部冲击的高分辨率显示装置。然而，本公开的范围不受这一效果限制。
应当理解，在本文中描述的实施例应仅在描述性意义上考虑，而不是出于限制的目的。每个实施例内的特征或方面的描述通常应被认为可用于其它实施例中的其它类似特征或方面。尽管已经参考附图描述了一个或多个实施例，但是本领域普通技术人员将理解，可以在其中在形式和细节上进行各种改变，而不脱离由权利要求书所限定的精神和范围。

Claims (9)

1.一种显示装置，包括：
多个像素区，包括沿着第一方向彼此相邻的第一像素区和第二像素区；
第一边界，被限定在所述第一像素区与所述第二像素区之间；
第一绝缘层，在所述第一像素区和所述第二像素区中；
第一沟槽，被限定在所述第一绝缘层中并且与被限定在所述第一像素区与所述第二像素区之间的所述第一边界相对应；
第一像素分离层，在所述第一沟槽中；以及
第一导电线，将所述第一像素区连接到所述第二像素区，所述第一导电线的至少一部分在所述第一绝缘层与所述第一像素分离层之间。
2.根据权利要求1所述的显示装置，其中，
所述第一绝缘层具有在所述多个像素区处的上表面，并且
所述第一导电线沿着所述第一绝缘层的所述上表面延伸并且延伸到所述第一沟槽中。
3.根据权利要求1所述的显示装置，进一步包括：
第一像素电路，在所述第一像素区中，所述第一像素电路包括第一半导体层和在所述第一半导体层上的第一栅电极；以及
第二像素电路，在所述第二像素区中，所述第二像素电路包括第二半导体层和在所述第二半导体层上的第二栅电极，并且
在所述第一绝缘层中限定有将所述第一栅电极暴露到所述第一绝缘层外部的第一接触孔以及将所述第二栅电极暴露到所述第一绝缘层外部的第二接触孔，
其中，所述第一导电线通过所述第一接触孔在所述第一栅电极处连接到所述第一像素电路，同时通过所述第二接触孔在所述第二栅电极处连接到所述第二像素电路。
4.根据权利要求1所述的显示装置，进一步包括：
第一半导体层，在所述第一像素区中；以及
第二半导体层，在所述第二像素区中，并且
在所述第一绝缘层中限定有将所述第一半导体层暴露到所述第一绝缘层外部的第一接触孔以及将所述第二半导体层暴露到所述第一绝缘层外部的第二接触孔，
其中，所述第一导电线通过所述第一接触孔连接到所述第一半导体层，同时通过所述第二接触孔连接到所述第二半导体层。
5.根据权利要求1所述的显示装置，其中，所述第一绝缘层包括：
侧表面，限定所述第一沟槽，并且
所述侧表面具有台阶，并且
其中，所述第一导电线沿着所述侧表面的所述台阶延伸。
6.根据权利要求5所述的显示装置，进一步包括：
基板，包括所述多个像素区，并且
所述第一绝缘层和所述第一导电线从所述基板开始按顺序布置，
其中，所述侧表面相对于所述基板倾斜。
7.根据权利要求1所述的显示装置，进一步包括：
第一像素电路，在所述第一像素区中；
第二像素电路，在所述第二像素区中；以及
第二导电线，将所述第一像素区连接到所述第二像素区，所述第二导电线的至少一部分在所述第一绝缘层与所述第一像素分离层之间，
其中，
所述第一导电线沿着所述第一沟槽延伸，并且将第一信号传输到所述第一像素电路和所述第二像素电路，并且
所述第二导电线沿着所述第一沟槽延伸，并且将不同于所述第一信号的第二信号传输到所述第一像素电路和所述第二像素电路。
8.根据权利要求7所述的显示装置，其中，
所述第一像素电路包括响应于所述第一信号而被导通的第一晶体管和响应于所述第二信号而被导通的第三晶体管，
所述第二像素电路包括响应于所述第一信号而被导通的第二晶体管和响应于所述第二信号而被导通的第四晶体管，
所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管中的每一个具有p型导电和n型导电当中的导电类型，
所述第一晶体管的所述导电类型不同于所述第三晶体管的所述导电类型，并且
所述第二晶体管的所述导电类型不同于所述第四晶体管的所述导电类型。
9.根据权利要求1所述的显示装置，其中，
所述多个像素区进一步包括沿着与所述第一方向交叉的第二方向与所述第一像素区相邻的第三像素区，
第二边界被限定在所述第一像素区与所述第三像素区之间，
所述第一绝缘层进一步在所述第三像素区中，
第二沟槽被进一步限定在所述第一绝缘层中，并且对应于所述第一像素区与所述第三像素区之间的所述第二边界，并且
所述显示装置进一步包括：
第二像素分离层，在所述第二沟槽中；以及
第二导电线，将所述第一像素区连接到所述第三像素区，所述第二导电线的至少一部分在所述第一绝缘层与所述第二像素分离层之间，并且
其中，
所述第一绝缘层具有在所述多个像素区处的上表面，并且
所述第二导电线沿着所述第一绝缘层的所述上表面延伸并且延伸到所述第二沟槽中。
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