CN220440688U - 一种延时电路及延时处理模块 - Google Patents

Abstract

本申请的实施例提供了一种延时电路及延时处理模块，涉及电子电力技术领域。反向单元的正电源端连接第一预设电源，反向单元的负电源端连接第一NMOS管，反向单元的充放电端口通过第一电容接地；反向单元的输出端通过迟滞比较单元连接第三反相器；第三反相器的输出端通过第一反相器连接第一PMOS管的栅极，第一PMOS管的源极连接第一预设电源，第一PMOS管的漏极连接第二电容的一端，第二电容的另一端接地；第二NMOS管的漏极连接第二电容的一端，第二电容的一端还连接比较器的正端，比较器的负端用于连接第二预设电源，比较器的输出端连接第二反相器的输入端，第二反相器的输出端还连接第一NMOS管的栅极。本申请可使得延时电路的结构简单、面积小、成本和功耗低。

Description

一种延时电路及延时处理模块

技术领域

本申请涉及电子电力技术领域，具体而言，涉及一种延时电路及延时处理模块。

背景技术

延时电路是模拟集成电路设计或者混合集成电路设计中的常见的功能电路。

现有技术中，一般使用数字电路实现延时功能。

但使用数字电路实现延时功能的数字电路结构较为复杂、占用芯片面积大、且成本高、功耗高。

实用新型内容

本申请的目的在于提供一种延时电路及延时处理模块，其可使得延时电路的结构简单、面积小、成本低且功耗低。

为实现上述目的，本申请实施例采用的技术方案如下：

第一方面，本申请实施例提供了一种延时电路，所述延时电路包括：第一电容、第二电容、第一NMOS管、第二NMOS管、第一反相器、第一PMOS管、比较器、第二反相器、反向单元、迟滞比较单元以及第三反相器；

其中，所述反向单元的正电源端连接第一预设电源，所述反向单元的负电源端连接所述第一NMOS管的漏极，所述第一NMOS管的源极接地，所述反向单元的充放电端口通过所述第一电容接地；所述反向单元的输出端还通过所述迟滞比较单元连接所述第三反相器的输入端，所述第三反相器的输出端用于连接所述反向单元的输入端；

所述第三反相器的输出端还通过所述第一反相器连接所述第一PMOS管的栅极，所述第一PMOS管的源极连接所述第一预设电源，所述第一PMOS管的漏极连接所述第二电容的一端，所述第二电容的另一端接地；

所述第二NMOS管的控制端用于接收输入信号，所述第二NMOS管的源极接地，所述第二NMOS管的漏极连接所述第二电容的一端，所述第二电容的一端还连接所述比较器的正端，所述比较器的负端用于连接第二预设电源，所述比较器的输出端连接所述第二反相器的输入端，所述第二反相器的输出端用于输出延时后的输出信号；

所述第二反相器的输出端还连接所述第一NMOS管的栅极。

可选地，所述延时电路还包括：第一电流源；所述第一预设电源通过所述第一电流源连接所述反向单元的正电源端。

可选地，所述延时电路还包括：第二电流源；所述第一NMOS的源极通过所述第二电流源接地。

可选地，所述延时电路还包括：第三电流源；所述第一预设电源还通过所述第三电流源连接所述第一PMOS管的源极。

可选地，所述延时电路还包括：单向导通器件，所述第一PMOS管的漏极通过所述单向导通器件连接所述第二电容的一端。

可选地，所述单向导通器件为二极管，所述二极管的阳极连接所述第一PMOS管的漏极，所述二极管的阴极连接所述第二电容的一端。

可选地，所述反向单元包括：第二PMOS管以及第三NMOS管，所述第二PMOS管的源极为所述反向单元的正电源端，所述第二PMOS管的漏极和所述第三NMOS管的漏极串联后的端口为所述反向单元的输出端；所述第二PMOS管的栅极和所述第三NMOS管的栅极串联后的端口为所述反向单元的输入端；

所述第三NMOS管的源极为所述反向单元的负电源端。

可选地，所述迟滞比较单元为施密特触发器。

第二方面，本申请实施例还提供了一种延时处理模块，包括：第一预设电源、第二预设电源，以及上述第一方面中任一所述的延时电路，其中，所述第一预设电源连接所述延时电路中反向单元的正电源端以及第一PMOS管的源极，所述第二预设电源连接所述延时电路中比较器的负端。

可选地，所述第二预设电源为基准电压源；所述第一预设电源为直流供电电压源。

本申请的有益效果是：

本申请的实施例提供了一种延时电路及延时处理模块，该延时电路可包括第一电容、第二电容、第一NMOS管、第二NMOS管、环形振荡器、第一反相器、第一PMOS管、比较器、第二反相器、反向单元、迟滞比较单元以及第三反相器，其中，其中，反向单元的正电源端连接第一预设电源，反向单元的负电源端连接第一NMOS管的漏极，第一NMOS管的源极接地，反向单元的充放电端口通过第一电容接地；反向单元的输出端还通过迟滞比较单元连接第三反相器的输入端，第三反相器的输出端用于连接反向单元的输入端；第三反相器的输出端还通过第一反相器连接第一PMOS管的栅极，第一PMOS管的源极连接第一预设电源，第一PMOS管的漏极连接第二电容的一端，第二电容的另一端接地；第二NMOS管的控制端用于接收输入信号，第二NMOS管的源极接地，第二NMOS管的漏极连接第二电容的一端，第二电容的一端还连接比较器的正端，比较器的负端用于连接第二预设电源，比较器的输出端连接第二反相器的输入端，第二反相器的输出端用于输出延时后的输出信号；第二反相器的输出端还连接第一NMOS管的栅极，以根据比较器的输出端的输出结果控制延时电路的输出。由此，本申请提供的延时电路仅通过一个环形振荡器以及包括第一电容、第二电容、第一NMOS管、第二NMOS管、环形振荡器、第一反相器、第一PMOS管、比较器以及第二反相器等模拟电子元器件就可以实现延时功能，且延时电路的结构简单，成本低，占用芯片面积小，其次，本申请提供的延时电路仅设置第一电容、第二电容、环形振荡器，就可实现延时功能，进而降低了延时电路的功耗。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的一种延时电路的结构示意图一；

图2为本申请实施例提供的一种延时电路的结构示意图二；

图3为本申请实施例提供的一种延时电路的结构示意图三；

图4为本申请实施例提供的一种延时电路的结构示意图四；

图5为本申请实施例提供的一种延时电路的结构示意图五；

图6为本申请实施例提供的一种延时电路的结构示意图六；

图7为本申请实施例提供的一种延时电路的结构示意图七；

图8为本申请实施例提供的一种延时电路的结构示意图八；

图9为本申请实施例提供的一种延时处理模块的示例性结构示意图；

图10为本申请实施例提供的一种延时电路的工作状态时的第一电容和第二电容与输入信号之间的波形示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本申请的描述中，需要理解的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该实用新型产品使用时惯常摆放的方位或位置关系，或者是本领域技术人员惯常理解的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

需要说明的是，在不冲突的情况下，本申请的实施例中的特征可以相互结合。

为实现功耗小、电路结构简单、芯片面积小、成本低的长延时功能，本申请实施例提供了一种延时电路及延时处理模块，如下依次结合附图，对本申请实施例提供的一种延时电路及延时处理模块分别进行详细说明。

图1为本申请实施例提供的一种延时电路的结构示意图一。如图1所示，该延时电路100包括：第一电容C1、第二电容C2、第一NMOS管N1、第二NMOS管N2、第一反相器INV1、第一PMOS管P1、比较器120、第二反相器INV2、反向单元110、迟滞比较单元120以及第三反相器INV3。

其中，反向单元110的正电源端连接第一预设电源210，以为反向单元110提供正常工作的电信号；反向单元110的负电源端连接第一NMOS管N1的漏极（D），第一NMOS管N1的源极（S）接地，为反向单元110提供对地通路；反向单元110的充放电端口通过第一电容C1接地，以通过反向单元110的充放电端口控制第一电容C1的充放电；反向单元110的输出端还通过迟滞比较单元120连接第三反相器INV3的输入端，第三反相器INV3的输出端用于连接反向单元110的输入端，以便于反向单元110、迟滞比较单元120以及第三反相器INV3形成一个环形振荡器，进而将第三反相器INV3的输出端的输出电信号用以控制反向单元110。

反向单元110的输出端还通过第一反相器INV1连接第一PMOS管P1的栅极（G），以通过反向单元110的输出电平控制第一PMOS管P1的导通或关断；第一PMOS管P1的源极（S）连接第一预设电源210，第一PMOS管（S）的漏极（D）连接第二电容C2的一端，第二电容C2的另一端接地；第二NMOS管N2的控制端用于接收输入信号如脉冲信号，即延时电路100的输入端为第二NMOS管N2的控制端，即第二NMOS管N2的栅极在接收该输入脉冲信号INPUT时，泄放掉第二电容C2的电荷，可控制每次延时电路100的重新启动。其中，该输入脉冲信号INPUT可根据实际情况选择，例如该输入脉冲信号INPUT可为窄脉冲信号，这里不做限制。

需要说明的是，上述实施例中的输入信号可以为脉冲信号，也可以为其他信号，这里不做限制。另外，还需要说明的是，为便于介绍本申请实施例提供的延时电路，后续的输入信号均以输入脉冲信号为例。

第二NMOS管N2的源极（S）接地，以为第二电容C2的放电过程形成进行通路；第二NMOS管N2的漏极（D）连接第二电容C2的一端，第二电容C2的一端还连接比较器120的正端，即比较器120的正端输入为第二电容C2的输出电信号，比较器120的负端用于连接第二预设电源220，即比较器120的负端输入的第二预设电源220的预设电信号，比较器120的输出端连接第二反相器140的输入端，即比较器120通过比较比较器120的正端输入的第二电容C2的输出电信号以及比较器120的负端输入的第二预设电源220的电信号的大小，输出比较器120的比较结果。

示例地，若比较器120的正端输入的第二电容C2的输出电信号小于比较器120的负端输入的第二预设电源220的电信号，则比较器120输出低电平信号；若比较器120的正端输入的第二电容C2的输出电信号大于或等于比较器120的负端输入的第二预设电源220的电信号，则比较器120输出高电平信号。

由于，比较器120的输出端连接第二反相器140的输入端，第二反相器140的输出端用于输出延时后的输出电信号VOUT，即比较器120的输出端输出的电平信号影响延时电路100的输出延时后的输出电信号VOUT。且第二反相器140的输出端还连接第一NMOS管N1的栅极（G），即比较器120的输出端输出的电平信号可控制第一NMOS管N1的导通或关断。

在一种可能实现的方式中，当第二NMOS管N2的控制端接收到输入脉冲信号INPUT（如窄脉冲信号），延时电路100开始工作，当第二NMOS管N2的栅极（G）收到窄脉冲信号的输入时，第二电容C2开始泄放掉其内部的电荷，以使比较器120的正端的第二电容C2的输出电信号基本接近0V ，且比较器120的负端输入的第二预设电源220的电信号为固定值（如1.2V），即比较器120的正端电信号小于比较器120的负端电信号，则比较器120的输出信号为低电平信号，即第二反相器140的输出端为高电平信号。由于第一NMOS管N1的栅极（G）与第二反相器140的输出端连接，即第二反相器140的输出的高电平信号时，第一NMOS管N1导通，延时电路100开始工作。

当延时电路100开始工作时，反向单元110的输入端为低电平信号，即反向单元110的输出端也为低电平信号，则反向单元110的输出端与第一反相器INV1连接，即第一反相器INV1的输出为高电平信号，即与第一反相器INV1的输出端连接的第一PMOS管P1的栅极（G）为高电平，即第一PMOS管P1处于关断状态。

当第一预设电源210通过反向单元110的充放电端口给第一电容C1充电，当第一电容C1的充电完成时，反向单元110的输出端输出高电平信号，则一方面，与反向单元110的输出端连接的迟滞比较单元120的输出信号为低电平信号，则与迟滞比较单元120连接的第三反相器INV3的输出信号为高电平信号，则与第三反相器INV3连接的第一反相器INV1的输出信号为低电平信号，则与第一反相器INV1的输出端连接的第一PMOS管P1的处于导通状态，则与第一PMOS管P1的源极（S）连接第一预设电源210开始为第二电容C2开始充电。另一方面，由于反向单元110的正电源端连接第一预设电源，则可控制反向单元110的充放电端口控制第一电容C1开始泄放掉电荷，以使反向单元110的输出端输出低电平信号，进而可导致与第一反相器INV1的输出端连接的第一PMOS管P1的）处于关断状态，即第三反相器INV3的输出信号为低电平信号，则反向单元110的输入端为低电平信号。即第二电容只在环形振荡器输出为高电平时充电，输出为低时不充电，以提高延迟时间。

直至第二电容C2的充电电信号大于比较器120的负端的第二预设电源220的电信号，则比较器120的输出为高电平信号，则与比较器120的输出端连接的第二反相器140的输出端的输出为低电平，则与第二反相器140的输出端连接的第一NMOS管N1的栅极（G）由于输入为低电平信号，则导致第一NMOS管N1处于关断状态，即延时电路100停止工作。

需要说明的是，整个延时电路中，环形振荡器的主要功能是控制第二电容的充电时间，因为第二电容只在环形振荡器输出为高电平时充电，环形振荡器输出为低电平时不充电，因此需要适当调整反相单元的尺寸，让第一电容的充电时间远小于放大时间，即减小环形振荡器的输出高电平的时间，即控制第二电容的充电时间。同时，第二电容的充电电流也是影响延时电路产生延时时间的主要因素，因此第二PMOS管P2的尺寸也需要注意，需要尽可能的减小第二PMOS管P2对第二电容C2的充电电流。

另外，还需要说明的是，在延时电路100开始工作时，当第二NMOS管N2的栅极（G）收到窄脉冲信号的输入时，第二电容C2开始泄放掉其内部的电荷，其中，该第二电容C2内部的电荷是指上一次延时电路启动过程中，由第一PMOS管导通时，为第二电容C2充电得到的内部电荷。

本申请的实施例提供了一种延时电路，该延时电路可包括第一电容、第二电容、第一NMOS管、第二NMOS管、第一反相器、第一PMOS管、比较器、第二反相器、反向单元、迟滞比较单元以及第三反相器，其中，其中，反向单元的正电源端连接第一预设电源，反向单元的负电源端连接第一NMOS管的漏极，第一NMOS管的源极接地，反向单元的充放电端口通过第一电容接地；反向单元的输出端还通过迟滞比较单元连接第三反相器的输入端，第三反相器的输出端用于连接反向单元的输入端；第三反相器的输出端还通过第一反相器连接第一PMOS管的栅极，第一PMOS管的源极连接第一预设电源，第一PMOS管的漏极连接第二电容的一端，第二电容的另一端接地；第二NMOS管的控制端用于接收输入信号，第二NMOS管的源极接地，第二NMOS管的漏极连接第二电容的一端，第二电容的一端还连接比较器的正端，比较器的负端用于连接第二预设电源，比较器的输出端连接第二反相器的输入端，第二反相器的输出端用于输出延时后的输出信号；第二反相器的输出端还连接第一NMOS管的栅极，以根据比较器的输出端的输出结果控制延时电路的输出。由此，本申请提供的延时电路仅通过反向单元、迟滞比较单元以及第三反相器构成的一个环形振荡器以及包括第一电容、第二电容、第一NMOS管、第二NMOS管、反向单元、迟滞比较单元以及第三反相、第一反相器、第一PMOS管、比较器以及第二反相器等模拟电子元器件就可以实现延时功能，且延时电路的结构简单，成本低，占用芯片面积小，其次，本申请提供的延时电路仅设置第一电容、第二电容、反向单元、迟滞比较单元以及第三反相器，就可实现延时功能，进而降低了延时电路的功耗。

如下继续结合附图对本申请提供的一种延时电路的示例进行详细说明。图2为本申请实施例提供的一种延时电路的结构示意图二。在图2的示例中，延时电路100还包括：第一电流源I1。

其中，第一预设电源通过第一电流源I1连接反向单元110的正电源端，以通过第一预设电源为第一电流源I1提供稳定的电信号，并将该电信号传输至反向单元110的正电源端，以为与反向单元110的充放电端口连接的第一电容C1提供一个稳定的充电电流源，进而由第一电流源I1控制第一电容C1的充电速度。

本申请的实施例提供的延时电路，该延时电路可包括第一电流源，其中，第一预设电源通过第一电流源连接反向单元的正电源端。由此，本申请可基于延时电路中的第一电流源可为第一电容提供一个稳定的充电电流源，进而由第一电流源控制第一电容的充电速度。

如下在图2的基础上继续结合附图对本申请提供的一种延时电路的示例进行详细说明。图3为本申请实施例提供的一种延时电路的结构示意图三。在图3的示例中，延时电路100包括：第二电流源I2。

其中，第一NMOS管N1的源极（S）通过第二电流源I2接地，以通过第一NMOS管N1的源极（S）将第一NMOS管N1的电信号传输至第二电流源I2。且由于反向单元110的负电源端连接第一NMOS管N1的漏极（D），反向单元110的充放电端口通过第一电容C1接地，第一NMOS管N1的栅极（G）连接第二反相器的输出端，即反向单元110的输入端在接入高电平信号时，反向单元110的输出端也为高电平信号，即与反向单元110的输出端连接的第一反相器INV1输出低电平，此时第一PMOS管P1打开，则与第一PMOS管P1连接的第二电容C2进行充电，且当第二电容C2的充电电信号大于或等于比较器120的负端连接的第二预设电源时，比较器120输出高电平信号，则与比较器120输出端连接的第二反相器INV2输出低电平，则与第二反相器INV2连接的第一NMOS管N1处于关断状态，则此时，即第一电容C1的放电回路关闭，C1电容通过反向单元进行充电直至高电平，即环形振荡器输出高电平，即第二PMOS的栅端输入低电平，第二PMOS处于导通状态，第二电容C2继续持续充电，直到到达第一预设电源，此时状态锁定，输出Vout信号持续为低，直到下一个INPUT脉冲信号来临之前。

本申请的实施例提供的延时电路，该延时电路可包括第二电流源，其中，第一NMOS的源极通过第二电流源接地。由此，本申请可基于延时电路中的第二电流源可为第一电容提供一个稳定的放电电流源，进而由第二电流源控制第一电容的放电速度。

如下在图3的基础上继续结合附图对本申请提供的一种延时电路的示例进行详细说明。图4为本申请实施例提供的一种延时电路的结构示意图四。在图4的示例中，延时电路100包括：第三电流源I3。

其中，第一预设电源还通过第三电流源I3连接第一PMOS管P1的源极（S），以通过第一预设电源为第三电流源I3提供电信号，并在第一PMOS管P1处于导通状态时，将该电信号传输至第二电容C2，以为第二电容C2进行充电。

本申请的实施例提供的延时电路，该延时电路可包括第三电流源，其中，第一预设电源还通过第三电流源连接第一PMOS管的源极。由此，本申请可基于延时电路中的第三电流源可为第二电容提供一个稳定的充电电流源，进而由第三电流源控制第二电容的充电速度。

如下在图4的基础上继续结合附图对本申请提供的一种延时电路的示例进行详细说明。图5为本申请实施例提供的一种延时电路的结构示意图五。在图5的示例中，延时电路100还包括：单向导通器件130。

其中，第一PMOS管P1的漏极（D）通过单向导通器件130连接第二电容C2的一端，以通过单向导通器件130的单向导电性，防止第一PMOS管P1处于关断状态时，该第一PMOS管P1中的PN结漏电，进而导致延时电路失效。即该单向导通器件130可在延时电路100中起隔离保护作用。

本申请的实施例提供的延时电路，该延时电路可包括单向导通器件，其中，第一PMOS管的漏极通过单向导通器件连接第二电容的一端。由此，本申请可基于延时电路中的单向导通器件的单向导电性保护第二电容C2的充放电，避免在第一PMOS管P1处于关断状态时，第一PMOS管P1中的PN结漏电，进而导致延时电路100失效。

如下在图4的基础上继续结合附图对本申请提供的一种延时电路的示例进行详细说明。图6为本申请实施例提供的一种延时电路的结构示意图六。在图6的示例中，单向导通器件130为二极管D1。

其中，二极管D1的阳极连接第一PMOS管P1的漏极（D），二极管D1的阴极连接第二电容C2的一端。以通过二极管D1的单向导电性，防止第一PMOS管P1处于关断状态时，该第一PMOS管P1中的PN结漏电，进而导致延时电路100失效。

本申请的实施例提供的延时电路，该延时电路中的单向导通器件为二极管，其中，二极管的阳极连接第一PMOS管的漏极，二极管的阴极连接第二电容的一端。由此，本申请可基于延时电路中的二极管的单向导电性保护第二电容C2的充放电，避免在第一PMOS管P1处于关断状态时，第一PMOS管P1中的PN结漏电，进而导致延时电路100失效。

如下在图6的基础上继续结合附图对本申请提供的一种延时电路的示例进行详细说明。图7为本申请实施例提供的一种延时电路的结构示意图七。在图7的示例中，反向单元110包括：第二PMOS管P2以及第三NMOS管N3。

其中，第二PMOS管P2的源极（S）为反向单元110的正电源端，第二PMOS管P2的漏极（D）和第三NMOS管N3的漏极（D）串联后的端口为反向单元110的输出端，该反向单元110的输出端即为反向单元110的充放电端口，用于通过第一电容C1接地，以通过反向单元110中的反向单元110的充放电端口控制第一电容C1的充放电，同时，反向单元110的输出端也可通过迟滞比较单元112连接第三反相器INV3的输入端，第三反相器INV3的输出端为反向单元110的输出端，用于连接反向单元110的输入端，以便于反向单元110形成一个闭合回路，进而将第三反相器INV3的输出端的输出电信号控制反向单元110。

第二PMOS管P2的栅极（G）和第三NMOS管N3的栅极（G）串联后的端口为反向单元110的输入端，即通过控制反向单元110的输入端的输入电平，控制第二PMOS管P2和第三NMOS管N3的通断状态。

第三NMOS管N3的源极（S）为反向单元110的负电源端，即第一NMOS管N1的输入端（即漏极）可连接第三NMOS管N3的源极（S），以将第三NMOS管N3上的电信号传输至第一NMOS管N1，在第一NMOS管N1导通时，通过第二电流源I2传输至地。

本申请的实施例提供的延时电路，该延时电路中的环形振荡器的反向单元可包括第二PMOS管以及第三NMOS管，其中，第二PMOS管的源极为反向单元的正电源端，第二PMOS管的漏极和第三NMOS管的漏极串联后的端口为反向单元的输出端；第二PMOS管的栅极和第三NMOS管的栅极串联后的端口为反向单元的输入端；第三NMOS管的源极为反向单元的负电源端。由此，本申请可基于第二PMOS管以及第三NMOS管的栅极的输入控制信号控制第二PMOS管或第三NMOS管导通，当第二PMOS管导通时，可由第二PMOS管的漏极输出电信号控制第一电容进行充电；当第三NMOS管导通时，可由第三NMOS管导通的漏极控制第一电容进行放电，进而通过控制第一电容C1的充放电，控制第二电容C2的充电时间，从而控制延时电路的延时时间。

如下在图7的基础上继续结合附图对本申请提供的一种延时电路的示例进行详细说明。图8为本申请实施例提供的一种延时电路的结构示意图八。在图8的示例中，迟滞比较单元112为施密特触发器SMIT。

其中，若迟滞比较单元112为施密特触发器SMIT，则设定施密特触发器SMIT中的比较电平分别为逻辑翻转高电平VIH，逻辑翻转低电平VIL。

当第二NMOS管N2的控制端接收输入脉冲信号INPUT（如输入窄脉冲信号）时，第二电容C2的电荷迅速泄放，比较器120的输出为低电平信号，相对应的第二反相器INV2的输出为高电平信号，则延时电路100开始工作，即第一NMOS管N1处于导通状态。则第一预设电源210给第一电流源I1提供电信号并传输至反向单元110中，且由于初始状态的反向单元110处于低电平状态，则反向单元110中的第二PMOS管P2导通，第三NMOS管N3关断，则第二PMOS管P2的漏极（D）即反向单元110的输出端开始为第一电容C1充电，且充电电流为第一电流源I1。

当第一电容C1的充电电压大于逻辑翻转高电平VIH时，施密特触发器SMIT的逻辑翻转，并输出低电平信号，对应的第三反向器INV3输出高电平信号，即反向单元110的输出为高电平信号，则反向单元110的输入端为高电平信号，则第三NMOS管N3导通，第二PMOS管P2关断，此时第一电容C1开始放电，放电电流为第二电流源I2，且第一电流源I1大于第二电流源I2；同时，对应的第一反相器INV1的输出为低电平信号，即第一PMOS管P1导通，第三电流源I3给第二电容C2开始充电。

本申请的实施例提供的延时电路，该延时电路中的环形振荡器的迟滞比较单元为施密特触发器，进而基于施密特触发器的逻辑翻转高电平和逻辑翻转低电平控制环形振荡器的输出，进而控制环形振荡器的输入，同时也可基于施密特触发器的逻辑翻转高电平与第一电容的充电电压比较，进而控制第一电容的充电时间；或基于施密特触发器的逻辑翻转低电平与第一电容的放电电压比较，进而控制第一电容的放电时间，从而可实现对第一电容的充放电时间的控制。

如下在图8的基础上继续结合附图对本申请提供的一种延时电路的示例进行详细说明。图9为本申请实施例提供的一种延时处理模块的示例性结构示意图。在图9的示例中，该延时处理模块200包括：第一预设电源210、第二预设电源220，以及延时电路100。

其中，第一预设电源210连接延时电路100中反向单元110的正电源端以及第一PMOS管P1的源极，以为反向单元110提供正常工作的电信号。

第二预设电源220连接延时电路100中的比较器的正端，以为比较器提供一个基准参考电压，用于判断比较器120的输出。

可选地，在一种可能实现的方式中，第二预设电源为基准电平；第一预设电源为直流供电电源。

第二预设电源220为一个基准电平，即基准参考电压，该基准参考电压可根据实际情况选择，例如，该第二预设电源220可以为1.2V。

第一预设电源210可为直流供电电压源，该直流供电电压源可根据实际情况选择，例如，第一预设电源210可以选择为3V或5V的直流供电电压源。

可选的，在图9的基础上继续结合附图对本申请实施例还提供了延时电路的工作状态的环形振荡器的波形示意图的实施例进行详细说明，图10为本申请实施例提供的一种延时电路的工作状态时的第一电容和第二电容与输入信号之间的波形示意图。如图10所示，A点为反向单元110的输出端；B点为第二电容C2的充放电信号的输出端。

其中，假设第一电容C1的充电时间为t1，放电时间为t2，施密特触发器SMIT的逻辑翻转电平差为∆V=VIH-VIL。

则在第一电容C1充电时，且反向单元110的输出为高电平信号时，即第三反相器INV3的输出为高电平信号时，第一反相器INV1的输出为低电平信号，则第一PMOS管P1的栅极（G）导通，第二电容C2开始充电，充电电流为第三电流源I3，充电时间为t3。

在忽略第二电容C2在反向单元110的输入为低电平信号时，该第二电容C2泄露掉的电荷，可采用下述公式（1）推算出第二电容C2的每个周期的充电电压V1。

公式（1）

且由于反向单元110的输出为高电平信号时，第二电容C2开始充电，反向单元110输出为低电平信号时，第二电容C2停止充电。则可通采用下述公式（2）推算出第二电容C2的充电时间t3以及第一电容C1的放电时间t2。

公式（2）

需要说明的是，由于延时电路100的每个半周期内给第二电容C2充电，因此，可通过调整第二NMOS管N2的输入脉冲信号INPUT的占空比，来调整给第二电动C2的充电时间。

且在当第二电容C2的充电电压超过第二预设电源220时，比较器120的输出高电平信号，则第二反相器INV2输出低电平，则第一NMOS管N1处于关断状态，因此，可采用下述公式（3）计算出第二NMOS管N2的输入脉冲信号INPUT的周期个数N。

公式（3）

其中，VREF为第二预设电源的基准电压值。

因此，根据上述公式（2）和公式（3），可采用下述公式（4）推算出延时电路100的总的延时时间TD。

公式（4）

其中，T为第二电容C2的周期。

可通过图10可知，通过设置合理的第一电容C1、第二电容C2、环形振荡器中的迟滞比较单元112（如施密特触发器SMIT的逻辑翻转高电平VIH和逻辑翻转低电平VIL）、第一电流源I1，第二电流源I2以及第三电流源I3，即推算出延时电路100的总的延时时间TD。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种延时电路，其特征在于，所述延时电路包括：第一电容、第二电容、第一NMOS管、第二NMOS管、第一反相器、第一PMOS管、比较器、第二反相器、反向单元、迟滞比较单元以及第三反相器；

其中，所述反向单元的正电源端连接第一预设电源，所述反向单元的负电源端连接所述第一NMOS管的漏极，所述第一NMOS管的源极接地，所述反向单元的充放电端口通过所述第一电容接地；所述反向单元的输出端还通过所述迟滞比较单元连接所述第三反相器的输入端，所述第三反相器的输出端用于连接所述反向单元的输入端；

所述第三反相器的输出端还通过所述第一反相器连接所述第一PMOS管的栅极，所述第一PMOS管的源极连接所述第一预设电源，所述第一PMOS管的漏极连接所述第二电容的一端，所述第二电容的另一端接地；

所述第二NMOS管的控制端用于接收输入信号，所述第二NMOS管的源极接地，所述第二NMOS管的漏极连接所述第二电容的一端，所述第二电容的一端还连接所述比较器的正端，所述比较器的负端用于连接第二预设电源，所述比较器的输出端连接所述第二反相器的输入端，所述第二反相器的输出端用于输出延时后的输出信号；

所述第二反相器的输出端还连接所述第一NMOS管的栅极。

2.根据权利要求1所述的延时电路，其特征在于，所述延时电路还包括：第一电流源；所述第一预设电源通过所述第一电流源连接所述反向单元的正电源端。

3.根据权利要求1所述的延时电路，其特征在于，所述延时电路还包括：第二电流源；所述第一NMOS的源极通过所述第二电流源接地。

4.根据权利要求1所述的延时电路，其特征在于，所述延时电路还包括：第三电流源；所述第一预设电源还通过所述第三电流源连接所述第一PMOS管的源极。

5.根据权利要求1所述的延时电路，其特征在于，所述延时电路还包括：单向导通器件，所述第一PMOS管的漏极通过所述单向导通器件连接所述第二电容的一端。

6.根据权利要求5所述的延时电路，其特征在于，所述单向导通器件为二极管，所述二极管的阳极连接所述第一PMOS管的漏极，所述二极管的阴极连接所述第二电容的一端。

7.根据权利要求1所述的延时电路，其特征在于，所述反向单元包括：第二PMOS管以及第三NMOS管，所述第二PMOS管的源极为所述反向单元的正电源端，所述第二PMOS管的漏极和所述第三NMOS管的漏极串联后的端口为所述反向单元的输出端；所述第二PMOS管的栅极和所述第三NMOS管的栅极串联后的端口为所述反向单元的输入端；

所述第三NMOS管的源极为所述反向单元的负电源端。

8.根据权利要求1所述的延时电路，其特征在于，所述迟滞比较单元为施密特触发器。

9.一种延时处理模块，其特征在于，包括：第一预设电源、第二预设电源，以及上述权利要求1-8中任一所述的延时电路，其中，所述第一预设电源连接所述延时电路中反向单元的正电源端以及第一PMOS管的源极，所述第二预设电源连接所述延时电路中比较器的负端。

10.根据权利要求9所述的延时处理模块，其特征在于，所述第二预设电源为基准电压源；所述第一预设电源为直流供电电压源。