CN220290064U - 高速数据处理电路、装置及系统 - Google Patents

Abstract

本实用新型公开了一种高速数据处理电路、装置及系统，该高速数据处理电路包括：第一主控模块、第二主控模块和多端口存储模块；第一主控模块和第二主控模块均与多端口存储模块连接，第二主控模块与终端设备连接；第一主控模块用于接收初始数字信号，并将初始数字信号转换为处理数字信号传输至多端口存储模块；多端口存储模块用于将处理数字信号传输至第二主控模块；第二主控模块用于将处理数字信号输送至终端设备。本实用新型基于双主控模块和多端口存储模块的架构实现双主控模块协同工作，可将第一主控模块写入多端口存储模块的数据实时输送至第二主控模块，进而由第二主控模块实时输送至终端设备，在增强系统的稳定性同时提高数据传输的实时性。

Description

高速数据处理电路、装置及系统

技术领域

本实用新型涉及电子数字数据处理技术领域，尤其涉及一种高速数据处理电路、装置及系统。

背景技术

随着信息技术和集成电路的快速发展，当今电子系统正向高速化和小型化方向飞速发展，如何在缩小电子系统体积的同时，提高系统的速度愈发受到人们重视。

然而，现有数据处理系统进行数据处理与传输速度缓慢，因此导致数据传输实时性差的问题，因此现亟需一种实时性高的高速数据系统。

上述内容仅用于辅助理解本实用新型的技术方案，并不代表承认上述内容是现有技术。

实用新型内容

本实用新型的主要目的在于提供了一种高速数据处理电路、装置及系统，旨在解决现有数据处理系统进行数据处理与传输速度缓慢，因而导致数据传输实时性差的技术问题。

为实现上述目的，本实用新型提供了一种高速数据处理电路，所述高速数据处理电路包括：第一主控模块、第二主控模块和多端口存储模块；

所述第一主控模块和所述第二主控模块均与所述多端口存储模块连接，所述第二主控模块与终端设备连接；

所述第一主控模块，用于接收初始数字信号，并将所述初始数字信号转换为处理数字信号传输至所述多端口存储模块；

所述多端口存储模块，用于将所述处理数字信号传输至所述第二主控模块；

所述第二主控模块，用于将所述处理数字信号输送至所述终端设备。

可选地，所述高速数据处理电路还包括：模数转换模块；

所述模数转换模块分别与传感器和所述第一主控模块连接；

所述模数转换模块，用于将所述传感器输入的测量电信号转换为所述初始数字信号，并将所述初始数字信号传输至所述第一主控模块。

可选地，所述高速数据处理电路还包括：串行通讯模块；

所述串行通讯模块分别与所述第二主控模块和所述终端设备连接；

所述串行通讯模块，用于接收所述第二主控模块传输的所述处理数字信号，并将所述处理数字信号输送至所述终端设备。

可选地，所述模数转换模块包括：模数转换芯片和第一电阻；

所述模数转换芯片的输入引脚与所述传感器连接；

所述模数转换芯片的片选引脚、转换开始引脚、输出控制引脚均与所述第一主控模块连接；

所述模数转换芯片的采样控制引脚分别与所述第一电阻的第一端和所述第一主控模块连接；

所述模数转换芯片的第一至第八数据输出引脚均与所述第一主控模块连接；

所述第一电阻的第二端与所述模数转换芯片的接地引脚接地。

可选地，所述第一主控模块包括：第一主控芯片和第二电阻；

所述第一主控芯片的片选控制引脚与所述模数转换芯片的片选引脚连接；

所述第一主控芯片的信号处理引脚与所述模数转换芯片的转换开始引脚连接；

所述第一主控芯片的输出切换引脚与所述第二电阻的第一端连接，所述第二电阻的第二端与所述模数转换芯片的输出控制引脚连接；

所述第一主控芯片的读取控制引脚分别与所述第一电阻的第一端和所述模数转换芯片的采样控制引脚连接；

所述第一主控芯片的第一至第八数据传输引脚分别与所述模数转换芯片的第一至第八数据输出引脚和所述多端口存储模块连接；

所述第一主控芯片的第一至第十五地址引脚均与所述多端口存储模块连接；

所述第一主控芯片的片选控制线引脚、写入使能引脚、输出使能引脚和工作输出引脚均与所述多端口存储模块连接。

可选地，所述多端口存储模块包括：多端口存储器和第三至第六电阻；

所述多端口存储器的第一使能引脚与第三电阻的第一端和所述第一主控芯片的片选控制线引脚连接，所述第三电阻的第二端与所述输入电源连接；

所述多端口存储器的第一数据写引脚与所述第一主控芯片的写入使能引脚连接；

所述多端口存储器的第一数据读引脚与所述第一主控芯片的输出使能引脚连接；

所述多端口存储器的第一状态控制引脚与第四电阻的第一端和所述第一主控芯片的工作输出引脚连接，所述第四电阻的第二端与所述输入电源连接；

所述多端口存储器的第一至第八右侧数据输入输出引脚与所述第一主控芯片的第一至第八数据传输引脚连接；

所述多端口存储器的第一至第十五右侧地址输入引脚与所述第一主控芯片的第一至第十五地址引脚连接；

所述多端口存储器的第二使能引脚和第五电阻的第一端均与所述第二主控模块连接，所述第五电阻的第二端与所述输入电源连接；

所述多端口存储器的第二数据写引脚、第二数据读引脚均与所述第二主控模块连接；

所述多端口存储器的第二状态控制引脚和所述第六电阻的第二端和所述第二主控模块连接，所述第六电阻的第二端与所述输入电源连接；

所述多端口存储器的第一至第八左侧数据输入输出引脚和第一至第十五左侧地址输入引脚与所述第二主控模块连接。

可选地，所述第二主控模块包括：第二主控芯片；

所述第二主控芯片的第一串行通信引脚、第二串行通信引脚、模式选择引脚和复位引脚均与所述串行通讯模块连接；

所述第二主控芯片的第一至第八数据传输引脚与多端口存储器的第一至第八左侧数据输入输出引脚连接；

所述第二主控芯片的第一至第十五地址引脚与所述多端口存储器的第一至第十五左侧地址输入引脚连接；

所述第二主控芯片的片选控制线引脚分别与所述多端口存储器的第二使能引脚和所述第五电阻的第一端连接；

所述第二主控芯片的写入使能引脚与所述多端口存储器的第二数据写引脚连接；

所述第二主控芯片的输出使能引脚与所述多端口存储器的第二数据读引脚连接；

所述第二主控芯片的工作输出引脚分别与所述多端口存储器的第二状态控制引脚和所述第六电阻的第二端连接。

可选地，所述串行通讯模块包括：串行通信芯片、接口转换芯片、USB接口、第一至第二电容、第七至第十电阻、第一至第二三极管和二极管；

所述接口转换芯片的第一引脚与所述第二主控芯片的第一串行通信引脚连接，所述接口转换芯片的第三引脚与所述第二主控芯片的第二串行通信引脚连接，所述接口转换芯片的第二引脚与所述串行通信芯片的数据发送引脚连接，所述接口转换芯片的第四引脚与所述串行通信芯片的数据接收引脚连接；

所述USB接口的第一数据输送端与所述串行通信芯片的第一差分数据引脚连接，所述USB接口的第二数据输送端与所述串行通信芯片的第二差分数据引脚连接；

所述串行通信芯片的电源引脚与所述输入电源和所述第一至第二电容的第一端连接；

所述串行通信芯片的数据准备引脚与第七电阻的第一端连接，所述第七电阻的第二端与第一三极管的基极连接，第一三极管的集电极分别与所述二极管的阴极和第八电阻的第一端连接，所述二极管的阳极与所述第二主控芯片的复位引脚连接，所述第八电阻的第二端与所述输入电源连接；

所述串行通信芯片的数据收发控制引脚分别与所述第一三极管的发射极和第九电阻的第一端连接，所述第九电阻的第二端与所述第二三极管的基极连接，所述第二三极管的集电极与所述输入电源连接，所述第二三极管的发射极与所述第十电阻的第一端连接，所述第十电阻的第二端与所述第二主控芯片的模式选择引脚连接；

所述第一至第二电容的第二端接地。

此外，为实现上述目的，本实用新型还提出一种高速数据处理装置，所述高速数据处理装置包括上文任一项所述的高速数据处理电路。

此外，为实现上述目的，本实用新型还提出一种高速数据处理系统，所述高速数据处理系统包括上文所述的高速数据处理装置。

在本实用新型中，公开了一种高速数据处理电路、装置及系统，该高速数据处理电路包括：第一主控模块、第二主控模块和多端口存储模块；第一主控模块和第二主控模块均与多端口存储模块连接，第二主控模块与终端设备连接；第一主控模块，用于接收初始数字信号，并将初始数字信号转换为处理数字信号传输至多端口存储模块；多端口存储模块，用于将处理数字信号传输至第二主控模块；第二主控模块，用于将处理数字信号输送至终端设备；高速数据处理电路还包括：模数转换模块；模数转换模块分别与传感器和第一主控模块连接；模数转换模块，用于将传感器输入的测量电信号转换为初始数字信号，并将初始数字信号传输至第一主控模块。本实用新型可通过上述第一主控模块和第二主控模块共同作为系统的主控模块，其中，第一主控模块负责本地数据处理，第二主控模块用于与终端设备之间的数据传输与交互。因此，相比于现有的数据处理系统，本实用新型即可基于双主控模块和多端口存储模块的架构实现双主控模块协同工作，即本实用新型可将第一主控模块写入多端口存储模块的数据实时输送至第二主控模块，进而由第二主控模块实时输送至终端设备，在增强系统的稳定性的同时提高数据传输的实时性。

附图说明

图1为本实用新型实施例提出的高速数据处理电路第一实施例的第一功能模块图；

图2为本实用新型实施例提出的高速数据处理电路第一实施例的第二功能模块图；

图3为本实用新型实施例提出的高速数据处理电路第一实施例中模数转换模块的电路图；

图4为本实用新型实施例提出的高速数据处理电路第一实施例中第一主控模块的电路图；

图5为本实用新型实施例提出的高速数据处理电路第一实施例中多端口存储模块的电路图；

图6为本实用新型实施例提出的高速数据处理电路第一实施例中第二主控模块的电路图；

图7为本实用新型实施例提出的高速数据处理电路第二实施例的功能模块图；

图8为本实用新型实施例提出的高速数据处理电路第二实施例中串行通讯模块的电路图。

附图标号说明：

本实用新型目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

下面将结合本实用新型实施例中的附图，对本实用新型的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例、基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有实施例，都属于本实用新型保护的范围。

需要说明，在本实用新型实施例中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当人认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。

参照图1，图1为本实用新型实施例提出的高速数据处理电路第一实施例的第一功能模块图。

如图1所示，本实施例所述的高速数据处理电路包括：第一主控模块10、第二主控模块30和多端口存储模块20；

所述第一主控模块10和所述第二主控模块30均与所述多端口存储模块20连接，所述第二主控模块30与终端设备11连接；

所述第一主控模块10，用于接收初始数字信号，并将所述初始数字信号转换为处理数字信号传输至所述多端口存储模块20；

所述多端口存储模块20，用于将所述处理数字信号传输至所述第二主控模块30；

所述第二主控模块30，用于将所述处理数字信号输送至所述终端设备11。

需要说明的是，现有数据处理系统常用单个主控模块搭配单端存储模块进行数据处理与传输，因此数据处理与传输速度缓慢，进而易导致数据传输实时性差的问题，为了避免该问题的发生，本实施例可采用两个主控模块(即上述第一主控模块10和第二主控模块30)和多端口存储器进行数据处理与传输。上述终端设备11可以是笔记本、电脑、手机等具有数据处理功能的电子设备。

需要理解的是，上述多端口存储模块20可包含两套完全独立的数据线、地址线和读写控制线，并允许两个独立的系统同时对该存储器进行随机性的访问，因此上述多端口存储模块20可实现存储数据共享，并可提高数据吞吐率。

可以理解的是，本实施例中，可首先由上述第一主控模块10采集接收到的数字信号，并做相应的处理，然后将处理的数据存入上述多端口存储模块20中。而通常，外界输入的信号无法直接输入第一主控模块10进行数据处理，因此，进一步地，如图2所示，图2为本实用新型实施例提出的高速数据处理电路第一实施例的第二功能模块图，本实施例中所述高速数据处理电路还包括：模数转换模块40；

所述模数转换模块40分别与传感器12和所述第一主控模块10连接；

所述模数转换模块40，用于将所述传感器12输入的测量电信号转换为所述初始数字信号，并将所述初始数字信号传输至所述第一主控模块10。

需要理解的是，通常输入第一主控模块10的数字信号是基于各类传感器12输入的测量电信号转换而得，具体地，由于AD7612内包含一种提供附加零数据等待延迟特性的A/D转换器结构，适合用于多路数据采集系统，本实施例可采用AD7612作为模数转换芯片，以实现高速的数据传输与处理，易理解的是，本实施例还可采用其他与AD7612功能相同或类似的芯片作为上述模数转换芯片，关于上述模数转换芯片的具体型号，本实施例对此不加限制。

可理解的是，上述模数转换模块40可包括：模数转换芯片AD7612和第一电阻R1；

所述模数转换芯片AD7612的输入引脚IN+与所述传感器12连接；

所述模数转换芯片AD7612的片选引脚CS、转换开始引脚CNVST、输出控制引脚BYTESWAP均与所述第一主控模块10连接；

所述模数转换芯片AD7612的采样控制引脚BUSY分别与所述第一电阻R1的第一端和所述第一主控模块10连接；

所述模数转换芯片AD7612的第一至第八数据输出引脚D0～D7均与所述第一主控模块10连接；

所述第一电阻R1的第二端与所述模数转换芯片AD7612的接地引脚接地。

需要说明的是，为了便于理解，以图3为例进行举例说明，图3为本实用新型实施例提出的高速数据处理电路第一实施例中模数转换模块40的电路图，如图3所示，上述输入引脚IN+用于接收传感器12输入的测量电信号；上述片选引脚CS用于控制AD采样的启动；上述转换开始引脚CNVST用于控制模数转换芯片AD7612的转换，转换开始引脚CNVST的信号独立于片选引脚CS工作。此外，上述输出控制引脚BYTESWAP用于选择上述模数转换芯片AD7612的并行模式，具体地，在模数转换芯片AD7612采样时，若输出控制引脚BYTESWAP信号为高，则选择高八位地址进行数字信号输出；输出控制引脚BYTESWAP信号为低时，则选择低八位地址进行数字信号输出；上述采样控制引脚BUSY则用于标志模数转换完成。

可以理解的是，本实施例中用于进行数据处理的主控芯片可以是STM32F407ZET6，主频可达168MHz，并拥有1MB的闪存和192KB的RAM，适用于高性能数据处理，还可以是其他高速数据处理芯片，本实施例对此不加限制。

进一步地，所述第一主控模块10包括：第一主控芯片STM32F407ZET6-1和第二电阻R2；

所述第一主控芯片STM32F407ZET6-1的片选控制引脚PB5与所述模数转换芯片AD7612的片选引脚CS连接；

所述第一主控芯片STM32F407ZET6-1的信号处理引脚PB11与所述模数转换芯片AD7612的转换开始引脚CNVST连接；

所述第一主控芯片STM32F407ZET6-1的输出切换引脚PA12与所述第二电阻R2的第一端连接，所述第二电阻R2的第二端与所述模数转换芯片AD7612的输出控制引脚BYTESWAP连接；

所述第一主控芯片STM32F407ZET6-1的读取控制引脚PB1分别与所述第一电阻R1的第一端和所述模数转换芯片AD7612的采样控制引脚BUSY连接；

所述第一主控芯片STM32F407ZET6-1的第一至第八数据传输引脚PD14-PD15、PD0-PD1和PE7-PE10分别与所述模数转换芯片AD7612的第一至第八数据输出引脚D0～D7和所述多端口存储模块20连接；

所述第一主控芯片STM32F407ZET6-1的第一至第十五地址引脚PF0-PF5、PF12-PF15和PG0-PG4均与所述多端口存储模块20连接；

所述第一主控芯片STM32F407ZET6-1的片选控制线引脚PG9、写入使能引脚PD5、输出使能引脚PD4和工作输出引脚PA9均与所述多端口存储模块20连接。

需要说明的是，为了便于理解，以图4为例进行举例说明，图4为本实用新型实施例提出的高速数据处理电路第一实施例中第一主控模块10的电路图，如图4所示，上述信号处理引脚PB11、输出切换引脚PA12和读取控制引脚PB1均与模数转换芯片AD7612连接，用于控制第一主控芯片STM32F407ZET6-1的时序，进而控制数据接收；第一至第八数据传输引脚PD14-PD15、PD0-PD1和PE7-PE10则一方面与模数转换芯片AD7612连接，用于接收模数转换芯片AD7612输出的初始数字信号，另一方面用于将经过处理后的处理数字信号输送至多端口存储模块20；上述第一至第十五地址引脚PF0-PF5、PF12-PF15和PG0-PG4与多端口存储模块20连接，用于访问多端口存储模块20对应的存储器目标地址；上述第一主控芯片STM32F407ZET6-1的片选控制线引脚PG9、写入使能引脚PD5、输出使能引脚PD4和工作输出引脚PA9则为第一主控芯片STM32F407ZET6-1的片内外设FSMC对应的通讯引脚，本实施例基于上述四个FSMC通讯引脚进行与多端口存储模块20的数据传输，进而实现高速数据处理与输送。

可以理解的是，本实施例中多端口存储模块20中主要用于数据处理与数据传输的器件为多端口存储器，具体地，本实施例可采用作为IDT70V07SL多端口存储器，IDT70V07SL可配备两套独立的地址、数据和控制线，允许两个独立的CPU或控制器同时异步地访问存储单元，可提高RAM的吞吐率，因此适用于实时的数据缓存。

进一步地，本实施例中多端口存储模块20包括：多端口存储器IDT70V07SL和第三至第六电阻R6；

所述多端口存储器IDT70V07SL的第一使能引脚CER与第三电阻R3的第一端和所述第一主控芯片STM32F407ZET6-1的片选控制线引脚PB5连接，所述第三电阻R3的第二端与所述输入电源连接；

所述多端口存储器IDT70V07SL的第一数据写引脚R/WR与所述第一主控芯片STM32F407ZET6-1的写入使能引脚PD5连接；

所述多端口存储器IDT70V07SL的第一数据读引脚OER与所述第一主控芯片STM32F407ZET6-1的输出使能引脚PD4连接；

所述多端口存储器IDT70V07SL的第一状态控制引脚BUSYR与第四电阻R4的第一端和所述第一主控芯片STM32F407ZET6-1的工作输出引脚PA9连接，所述第四电阻R4的第二端与所述输入电源连接；

所述多端口存储器IDT70V07SL的第一至第八右侧数据输入输出引脚I/OxR与所述第一主控芯片STM32F407ZET6-1的第一至第八数据传输引脚PD14-PD15、PD0-PD1和PE7-PE10连接；

所述多端口存储器IDT70V07SL的第一至第十五右侧地址输入引脚AyR与所述第一主控芯片STM32F407ZET6-1的第一至第十五地址引脚PF0-PF5、PF12-PF15和PG0-PG4连接；

所述多端口存储器IDT70V07SL的第二使能引脚CEL和第五电阻R5的第一端均与所述第二主控模块30连接，所述第五电阻R5的第二端与所述输入电源连接；

所述多端口存储器IDT70V07SL的第二数据写引脚R/WL、第二数据读引脚OEL均与所述第二主控模块30连接；

所述多端口存储器IDT70V07SL的第二状态控制引脚BUSYL与所述第六电阻R6的第二端和所述第二主控模块30连接，所述第六电阻R6的第二端与所述输入电源连接；

所述多端口存储器IDT70V07SL的第一至第八左侧数据输入输出引脚I/OxL和第一至第十五左侧地址输入引脚AyL与所述第二主控模块30连接。

需要说明的是，为了便于理解，以图5为例进行举例说明，图5为本实用新型实施例提出的高速数据处理电路第一实施例中多端口存储模块20的电路图，如图5所示，多端口存储器IDT70V07SL为对称结构，本实施例中，多端口存储器IDT70V07SL的左端口用于写入数据，右端口用于读取数据，因此多端口存储器IDT70V07SL的第一至第八右侧数据输入输出引脚I/OxR与第一主控芯片STM32F407ZET6-1的第一至第八数据传输引脚PD14-PD15、PD0-PD1和PE7-PE10连接，第一至第十五右侧地址输入引脚AyR与第一主控芯片STM32F407ZET6-1的第一至第十五地址引脚PF0-PF5、PF12-PF15和PG0-PG4连接；第二主控芯片STM32F407ZET6-2则对应为右侧，其中，x的取值范围为[0，7]，对应8路数据传输通道；y的取值范围为[0，15]，对应16路地址引线。

需要理解的是，上述多端口存储器IDT70V07SL尽管连接了第一主控芯片STM32F407ZET6-1和第二主控芯片STM32F407ZET6-2，但由于内部集成的集中仲裁逻辑可以仲裁CPU使用权，因此不会发生竞争现象。在该多端口存储器IDT70V07SL的使用中，可以用三种仲裁逻辑来仲裁CPU使用权：硬件地址仲裁(BUSY)、令牌仲裁(SEM)、中断仲裁(INT)。本实施例可采用硬件地址仲裁来仲裁第一主控模块10和第二主控模块30的连接，具体地，可由第一状态控制引脚BUSYR控制与第一主控芯片STM32F407ZET6-1之间的数据传输，第二状态控制引脚BUSYL控制与第二主控芯片STM32F407ZET6-2之间的数据传输。

可以理解的是，多端口存储器IDT70V07SL在进行数据传输时，只要对上述第一使能引脚CER、第一数据写引脚R/WR和第一数据读引脚OER(或第二使能引脚CEL、第二数据写引脚R/WL和第二数据读引脚OEL)进行使能，再从第一至第十五右侧地址输入引脚AyR(或第一至第十五左侧地址输入引脚AyL)输入要访问的地址，即可从第一至第八右侧数据输入输出引脚I/OxR(或第一至第八左侧数据输入输出引脚I/OxL)写入或读出第一主控芯片STM32F407ZET6-1(或第二主控芯片STM32F407ZET6-2)的数据。因此，上述第一主控芯片STM32F407ZET6-1的片选控制引脚PB5是用于对多端口存储器IDT70V07SL的右侧输入使能信号，第二主控芯片STM32F407ZET6-2同理。

易理解的是，基于上述分析可知，本实施例中多端口存储器IDT70V07SL可以用于在两个(或多个)主控芯片之间进行通信，进而实现数据的读写同步进行，完成数据的高效传输，提高实时性。

在实际应用中，第一主控芯片STM32F407ZET6-1可通过第一至第十五地址引脚PF0-PF5、PF12-PF15和PG0-PG4发出多端口存储器IDT70V07SL的目标地址，再通过片选控制引脚PB5使能多端口存储器IDT70V07SL，若是要进行读操作，则通过输出使能引脚PD4输送信号至第一数据读引脚OER，表示要读数据；若进行写操作，则通过写入使能引脚PD5输送信号至第一数据写引脚R/WR，表示要写数据。

易理解的是，所述第二主控模块30包括：第二主控芯片STM32F407ZET6-2；

所述第二主控芯片STM32F407ZET6-2的第一串行通信引脚PA1’、第二串行通信引脚PA2’、模式选择引脚BOOT0’和复位引脚NRST’均与所述串行通讯模块50连接；

所述第二主控芯片STM32F407ZET6-2的第一至第八数据传输引脚PD14’-PD15’、PD0’-PD1’和PE7’-PE10’与多端口存储器IDT70V07SL的第一至第八左侧数据输入输出引脚I/OxL连接；

所述第二主控芯片STM32F407ZET6-2的第一至第十五地址引脚PF0’-PF5’、PF12’-PF15’和PG0’-PG4’与所述多端口存储器IDT70V07SL的第一至第十五左侧地址输入引脚AyL连接；

所述第二主控芯片STM32F407ZET6-2的片选控制线引脚PG9’分别与所述多端口存储器IDT70V07SL的第二使能引脚CEL和所述第五电阻R5的第一端连接；

所述第二主控芯片STM32F407ZET6-2的写入使能引脚PD5’与所述多端口存储器IDT70V07SL的第二数据写引脚R/WL连接；

所述第二主控芯片STM32F407ZET6-2的输出使能引脚PD4’与所述多端口存储器IDT70V07SL的第二数据读引脚OEL连接；

所述第二主控芯片STM32F407ZET6-2的工作输出引脚PA9’分别与所述多端口存储器IDT70V07SL的第二状态控制引脚BUSYL和所述第六电阻R6的第二端连接。

需要理解的是，以图6为例进行举例说明，图6为本实用新型实施例提出的高速数据处理电路第一实施例中的第二主控模块30的电路图，如图6所示，本实施例中第二主控芯片STM32F407ZET6-2可与第一主控芯片STM32F407ZET6-1结构相同，但也可以不同。相应地，本实施例中上述第二主控芯片STM32F407ZET6-2与多端口存储器IDT70V07SL之间的数据传输和连接引脚同第一主控芯片STM32F407ZET6-1与多端口存储器IDT70V07SL之间的数据传输和连接引脚一样。

易理解的是，第二主控芯片STM32F407ZET6-2可用于读取上述多端口存储器IDT70V07SL内缓存的数据，与并将读取的数据上传到上述终端设备11，实现实时传输数据。

可理解的是，上述各模块可集成在同一个PCB电路板内，以提高数据传输效率并降低电路成本。

本实施例公开了一种高速数据处理电路，该高速数据处理电路包括：第一主控模块、第二主控模块和多端口存储模块；第一主控模块和第二主控模块均与多端口存储模块连接，第二主控模块与终端设备连接；第一主控模块，用于接收初始数字信号，并将初始数字信号转换为处理数字信号传输至多端口存储模块；多端口存储模块，用于将处理数字信号传输至第二主控模块；第二主控模块，用于将处理数字信号输送至终端设备；高速数据处理电路还包括：模数转换模块；模数转换模块分别与传感器和第一主控模块连接；模数转换模块，用于将传感器输入的测量电信号转换为初始数字信号，并将初始数字信号传输至第一主控模块。本实施例可通过上述第一主控模块和第二主控模块共同作为系统的主控模块，其中，第一主控模块负责本地数据处理，第二主控模块用于与终端设备之间的数据传输与交互。因此，相比于现有的数据处理系统，本实施例即可基于双主控模块和多端口存储模块的架构实现双主控模块协同工作，即本实用新型可将第一主控模块写入多端口存储模块的数据实时输送至第二主控模块，进而由第二主控模块实时输送至终端设备，在增强系统的稳定性的同时提高数据传输的实时性。

参照图7，图7为本实用新型实施例提出的高速数据处理电路第二实施例的功能模块图。

基于上述第一实施例，提出本实用新型高速数据处理电路第二实施例。

可以理解的是，上述第二主控模块30无法直接将读取的数据上传至终端设备11，通常需要通过串口进行数据上传以实现实时传输数据。

如图7所示，本实施例中，所述高速数据处理电路还包括：串行通讯模块50；

所述串行通讯模块50分别与所述第二主控模块30和所述终端设备11连接；

所述串行通讯模块50，用于接收所述第二主控模块30传输的所述处理数字信号，并将所述处理数字信号输送至所述终端设备11。

所述串行通讯模块50包括：串行通信芯片CH340G、接口转换芯片USB_UART、USB接口、第一至第二电容C1～C2、第七至第十电阻R10、第一至第二三极管Q1～Q2和二极管D；

所述接口转换芯片USB_UART的第一引脚1与所述第二主控芯片STM32F407ZET6-2的第一串行通信引脚PA1’连接，所述接口转换芯片USB_UART的第三引脚3与所述第二主控芯片STM32F407ZET6-2的第二串行通信引脚PA2’连接，所述接口转换芯片USB_UART的第二引脚2与所述串行通信芯片CH340G的数据发送引脚TXD连接，所述接口转换芯片USB_UART的第四引脚4与所述串行通信芯片CH340G的数据接收引脚RXD连接；

所述USB接口的第一数据输送端D0+与所述串行通信芯片CH340G的第一差分数据引脚D+连接，所述USB接口的第二数据输送端D0-与所述串行通信芯片CH340G的第二差分数据引脚D-连接；

所述串行通信芯片CH340G的电源引脚Vcc与所述输入电源和所述第一至第二电容C1～C2的第一端连接；

所述串行通信芯片CH340G的数据准备引脚DTR#与第七电阻R7的第一端连接，所述第七电阻R7的第二端与第一三极管Q1的基极b连接，第一三极管Q1的集电极c分别与所述二极管D的阴极和第八电阻R8的第一端连接，所述二极管D的阳极与所述第二主控芯片STM32F407ZET6-2的复位引脚NRST’连接，所述第八电阻R8的第二端与所述输入电源连接；

所述串行通信芯片CH340G的数据收发控制引脚RTS#分别与所述第一三极管Q1的发射极e和第九电阻R9的第一端连接，所述第九电阻R9的第二端与所述第二三极管Q2的基极b连接，所述第二三极管Q2的集电极c与所述输入电源连接，所述第二三极管Q2的发射极e与所述第十电阻R10的第一端连接，所述第十电阻R10的第二端与所述第二主控芯片的模式选择引脚BOOT0’连接；

所述第一至第二电容C1～C2的第二端接地。

可理解的是，现有终端设备11中的手机、平板等通常用USB接口进行数据传输，因此为了扩大使用范围，本实施例可采用CH340G将串口设备升级到USB总线，进而提高通讯速度和简化数据传输接口。

需要说明的是，上述第二主控模块30与终端设备11之间可实现双向的数据传输，上述USB接口用于与终端设备11连接，上述接口转换芯片USB_UART和串行通信芯片CH340G则用于实现USB接口数据与串口数据之间的转换。

为了便于理解，以图8为例进行举例说明，图8为本实用新型实施例提出的高速数据处理电路第二实施例中串行通讯模块50的电路图，如图8所示，第二主控芯片STM32F407ZET6-2可通过接口转换芯片USB_UART实现与串行通信芯片CH340G之间的数据传输，进而基于串行通信芯片CH340G的第一和第二差分数据引脚D+和D-与USB接口的第一数据输送端D0+和第二数据输送端D0-实现第二主控芯片STM32F407ZET6-2与终端设备11之间的数据传输。

需要理解的是，上述串行通信芯片CH340G的数据准备引脚DTR#与第二主控芯片STM32F407ZET6-2的复位引脚NRST’间接连接，以保证第二主控芯片STM32F407ZET6-2后再进行数据的传输；而串行通信芯片CH340G的数据收发控制引脚RTS#与第二主控芯片的模式选择引脚BOOT0’间接连接，以使第二主控芯片STM32F407ZET6-2可控制与终端设备11之间的数据传输。

本实施例中，所述高速数据处理电路还包括：串行通讯模块；所述串行通讯模块分别与所述第二主控模块和所述终端设备连接；所述串行通讯模块，用于接收所述第二主控模块传输的所述处理数字信号，并将所述处理数字信号输送至所述终端设备。所述串行通讯模块包括：串行通信芯片、接口转换芯片、USB接口、第一至第二电容、第七至第十电阻、第一至第二三极管和二极管，进而本实施例可通过串行通讯模块将第二主控模块与终端设备之间的连接由串口设备升级到USB接口，进而提高第二主控模块与终端设备之间数据通讯速度，并简化数据传输接口，扩大数据处理电路的应用场景。

为实现上述目的，本实用新型还提出一种高速数据处理装置，所述高速数据处理装置包括如上述的高速数据处理电路。该高速数据处理电路的具体结构参照上述实施例，由于本高速数据处理装置采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

为实现上述目的，本实用新型还提供了高速数据处理系统，所述高速数据处理系统包括如上述的高速数据处理装置。该高速数据处理装置的具体结构参照上述实施例，由于本高速数据处理系统采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

以上仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。

Claims (10)

1.一种高速数据处理电路，其特征在于，所述高速数据处理电路包括：第一主控模块、第二主控模块和多端口存储模块；

所述第一主控模块和所述第二主控模块均与所述多端口存储模块连接，所述第二主控模块与终端设备连接；

所述第一主控模块，用于接收初始数字信号，并将所述初始数字信号转换为处理数字信号传输至所述多端口存储模块；

所述多端口存储模块，用于将所述处理数字信号传输至所述第二主控模块；

所述第二主控模块，用于将所述处理数字信号输送至所述终端设备。

2.如权利要求1所述的高速数据处理电路，其特征在于，所述高速数据处理电路还包括：模数转换模块；

所述模数转换模块分别与传感器和所述第一主控模块连接；

所述模数转换模块，用于将所述传感器输入的测量电信号转换为所述初始数字信号，并将所述初始数字信号传输至所述第一主控模块。

3.如权利要求2所述的高速数据处理电路，其特征在于，所述高速数据处理电路还包括：串行通讯模块；

所述串行通讯模块分别与所述第二主控模块和所述终端设备连接；

所述串行通讯模块，用于接收所述第二主控模块传输的所述处理数字信号，并将所述处理数字信号输送至所述终端设备。

4.如权利要求3所述的高速数据处理电路，其特征在于，所述模数转换模块包括：模数转换芯片和第一电阻；

所述模数转换芯片的输入引脚与所述传感器连接；

所述模数转换芯片的片选引脚、转换开始引脚、输出控制引脚均与所述第一主控模块连接；

所述模数转换芯片的采样控制引脚分别与所述第一电阻的第一端和所述第一主控模块连接；

所述模数转换芯片的第一至第八数据输出引脚均与所述第一主控模块连接；

所述第一电阻的第二端与所述模数转换芯片的接地引脚接地。

5.如权利要求4所述的高速数据处理电路，其特征在于，所述第一主控模块包括：第一主控芯片和第二电阻；

所述第一主控芯片的片选控制引脚与所述模数转换芯片的片选引脚连接；

所述第一主控芯片的信号处理引脚与所述模数转换芯片的转换开始引脚连接；

所述第一主控芯片的输出切换引脚与所述第二电阻的第一端连接，所述第二电阻的第二端与所述模数转换芯片的输出控制引脚连接；

所述第一主控芯片的读取控制引脚分别与所述第一电阻的第一端和所述模数转换芯片的采样控制引脚连接；

所述第一主控芯片的第一至第八数据传输引脚分别与所述模数转换芯片的第一至第八数据输出引脚和所述多端口存储模块连接；

所述第一主控芯片的第一至第十五地址引脚均与所述多端口存储模块连接；

所述第一主控芯片的片选控制线引脚、写入使能引脚、输出使能引脚和工作输出引脚均与所述多端口存储模块连接。

6.如权利要求5所述的高速数据处理电路，其特征在于，所述多端口存储模块包括：多端口存储器和第三至第六电阻；

所述多端口存储器的第一使能引脚与第三电阻的第一端和所述第一主控芯片的片选控制线引脚连接，所述第三电阻的第二端与输入电源连接；

所述多端口存储器的第一数据写引脚与所述第一主控芯片的写入使能引脚连接；

所述多端口存储器的第一数据读引脚与所述第一主控芯片的输出使能引脚连接；

所述多端口存储器的第一状态控制引脚与第四电阻的第一端和所述第一主控芯片的工作输出引脚连接，所述第四电阻的第二端与所述输入电源连接；

所述多端口存储器的第一至第八右侧数据输入输出引脚与所述第一主控芯片的第一至第八数据传输引脚连接；

所述多端口存储器的第一至第十五右侧地址输入引脚与所述第一主控芯片的第一至第十五地址引脚连接；

所述多端口存储器的第二使能引脚和第五电阻的第一端均与所述第二主控模块连接，所述第五电阻的第二端与所述输入电源连接；

所述多端口存储器的第二数据写引脚、第二数据读引脚均与所述第二主控模块连接；

所述多端口存储器的第二状态控制引脚和所述第六电阻的第二端和所述第二主控模块连接，所述第六电阻的第二端与所述输入电源连接；

所述多端口存储器的第一至第八左侧数据输入输出引脚和第一至第十五左侧地址输入引脚与所述第二主控模块连接。

7.如权利要求6所述的高速数据处理电路，其特征在于，所述第二主控模块包括：第二主控芯片；

所述第二主控芯片的第一串行通信引脚、第二串行通信引脚、模式选择引脚和复位引脚均与所述串行通讯模块连接；

所述第二主控芯片的第一至第八数据传输引脚与多端口存储器的第一至第八左侧数据输入输出引脚连接；

所述第二主控芯片的第一至第十五地址引脚与所述多端口存储器的第一至第十五左侧地址输入引脚连接；

所述第二主控芯片的片选控制线引脚分别与所述多端口存储器的第二使能引脚和所述第五电阻的第一端连接；

所述第二主控芯片的写入使能引脚与所述多端口存储器的第二数据写引脚连接；

所述第二主控芯片的输出使能引脚与所述多端口存储器的第二数据读引脚连接；

所述第二主控芯片的工作输出引脚分别与所述多端口存储器的第二状态控制引脚和所述第六电阻的第二端连接。

8.如权利要求7所述的高速数据处理电路，其特征在于，所述串行通讯模块包括：串行通信芯片、接口转换芯片、USB接口、第一至第二电容、第七至第十电阻、第一至第二三极管和二极管；

所述接口转换芯片的第一引脚与所述第二主控芯片的第一串行通信引脚连接，所述接口转换芯片的第三引脚与所述第二主控芯片的第二串行通信引脚连接，所述接口转换芯片的第二引脚与所述串行通信芯片的数据发送引脚连接，所述接口转换芯片的第四引脚与所述串行通信芯片的数据接收引脚连接；

所述USB接口的第一数据输送端与所述串行通信芯片的第一差分数据引脚连接，所述USB接口的第二数据输送端与所述串行通信芯片的第二差分数据引脚连接；

所述串行通信芯片的电源引脚与所述输入电源和所述第一至第二电容的第一端连接；

所述串行通信芯片的数据准备引脚与第七电阻的第一端连接，所述第七电阻的第二端与第一三极管的基极连接，第一三极管的集电极分别与所述二极管的阴极和第八电阻的第一端连接，所述二极管的阳极与所述第二主控芯片的复位引脚连接，所述第八电阻的第二端与所述输入电源连接；

所述串行通信芯片的数据收发控制引脚分别与所述第一三极管的发射极和第九电阻的第一端连接，所述第九电阻的第二端与所述第二三极管的基极连接，所述第二三极管的集电极与所述输入电源连接，所述第二三极管的发射极与所述第十电阻的第一端连接，所述第十电阻的第二端与所述第二主控芯片的模式选择引脚连接；

所述第一至第二电容的第二端接地。

9.一种高速数据处理装置，其特征在于，所述高速数据处理装置包括权利要求1-8任一项所述的高速数据处理电路。

10.一种高速数据处理系统，其特征在于，所述高速数据处理系统包括权利要求9所述的高速数据处理装置。