CN219758827U - 计算模块及计算装置 - Google Patents
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Abstract
本实用新型公开了一种计算模块及计算装置，包括：CPU处理器、SRIO交换芯片、DSP处理单元、FPGA处理单元和以太网交换芯片,CPU处理器与SRIO交换芯片建立通讯连接，SRIO交换芯片与DSP处理单元建立通讯连接，DSP处理单元与FPGA处理单元建立通讯连接，DSP处理单元与以太网交换芯片建立通讯连接，通过CPU处理器基于不同并行性类型将析取得到的子任务分别划分到对应的SRIO交换芯片、DSP处理单元、FPGA处理单元和以太网交换芯片中进行计算量的处理，避免开发周期长、开发风险大和后期维护复杂的问题，通过FPGA处理单元对其他计算资源起到重构的作用，使得计算模块实现对计算资源的高效应用。
Description
技术领域
本实用新型涉及计算装置技术领域，尤其涉及一种计算模块及计算装置。
背景技术
随着信息化的发展，通信信号带宽、网络规模、处理运算量和复杂度的增大，使得CPU(Central Processing Unit，中央处理器)处理器在处理海量数据时遇到的性能瓶颈也越来越多，加上CPU处理器用于处理数据的多核心处理器的结构复杂，使得仅仅对CPU处理器的核心处理器进行增加已经无法解决CPU处理器所面临的性能瓶颈，因此，基于此性能需求，当前技术提出了采用异构结构把不同的运算量分配到对应的计算资源上进行处理的方法。
但目前采用异构结构的运算量处理均是采用深度定制化的计算模块设计方式，这种计算模块存在通用性差、开发周期长、开发风险大和后期使用过程中维护复杂的问题，不利于后期计算装置的利用率，且未能达到快速处理运算量的计算需求。
实用新型内容
本实用新型的主要目地在于提供一种计算模块及计算装置，旨在解决目前通过异构结构把不同的运算量分配到对应的计算资源上进行处理的方法是基于深度定制化的计算模块设计方式，存在通用性差、开发周期长、开发风险大和后期使用过程中维护复杂的问题。
为实现上述目地，本实用新型提供一种计算模块，所述计算模块基于6U Open VPX架构，所述计算模块包括：CPU处理器、SRIO交换芯片、DSP处理单元、FPGA处理单元和以太网交换芯片；
所述CPU处理器与所述SRIO交换芯片建立通讯连接，所述SRIO交换芯片与所述DSP处理单元建立通讯连接，所述DSP处理单元与所述FPGA处理单元建立通讯连接，所述DSP处理单元与所述以太网交换芯片建立通讯连接。
可选地，所述DSP处理单元包括：第一DSP处理器和第二DSP处理器；
所述第一DSP处理器和所述第二DSP处理器分别与所述SRIO交换芯片、所述FPGA处理单元和所述以太网交换芯片建立通讯连接；
所述FPGA处理单元包括第一FPGA处理器、第二FPGA处理器和第三FPGA处理器；
所述第一FPGA处理器的输出端与所述以太网交换芯片的输入端相接，所述第一FPGA处理器与所述第一DSP处理器建立通讯连接，所述第二FPGA处理器接在所述SRIO交换芯片和所述第二DSP处理器之间，所述第三FPGA处理器与所述CPU处理器建立通讯连接。
可选地，所述计算模块还包括：第一DDR3通道、第二DDR3通道、第三DDR3通道、第四DDR3通道、第五DDR3通道和第六DDR3通道；
所述第一DDR3通道与所述第一DSP处理器建立通讯连接；
所述第二DDR3通道、第三DDR3通道、第四DDR3通道和第五DDR3通道分别与所述CPU处理器建立通讯连接；
所述第六DDR3通道与所述第二DSP处理器建立通讯连接。
可选地，所述计算模块还包括：BMC处理器、VPX-P0总线、VPX-P2总线、VPX-P3总线、VPX-P4总线和VPX-P6总线；
所述VPX-P0总线与所述BMC处理器建立通讯连接，所述VPX-P2总线与所述SRIO交换芯片建立通讯连接，所述VPX-P3总线分别与所述SRIO交换芯片、CPU处理器和以太网交换芯片建立通讯连接，所述VPX-P4总线与所述以太网交换芯片建立通讯连接，所述VPX-P6总线与所述第一FPGA处理器建立通讯连接。
可选地，所述计算模块还包括：PCle转SATA模块、PCle转SGMII模块、PCle转SRIO模块和固态盘；
所述PCle转SATA模块与所述CPU处理器建立通讯连接，所述固态盘与所述PCle转SATA模块建立通讯连接，所述PCle转SGMII模块与所述CPU处理器建立通讯连接，所述PCle转SRIO模块接在所述CPU处理器和所述SRIO交换芯片之间。
可选地，所述计算模块还包括：第一PHY芯片、第二PHY芯片和变压器组；
所述第一PHY芯片与所述以太网交换芯片建立通讯连接，所述变压器组分别与所述第一PHY芯片和所述VPX-P4总线建立通讯连接，所述第二PHY芯片与所述以太网交换芯片建立通讯连接。
可选地，所述计算模块还包括：第一SPI FLASH处理器和第二SPI FLASH处理器；
所述第一SPI FLASH处理器与所述第一DSP处理器建立通讯连接，所述第二SPIFLASH处理器与所述第二DSP处理器建立通讯连接。
可选地，所述计算模块还包括：热插拔功能控制器，所述热插拔功能控制器焊接在所述计算模块上。
可选地，所述计算模块还包括：电源供应器和时钟发生器；
所述电源供应器和时钟发生器分别焊接在所述计算模块上。
此外，为实现上述目地，本实用新型还提供一种计算装置，所述计算装置包括如上所述的计算模块，所述计算模块包括：CPU处理器、SRIO交换芯片、DSP处理单元、FPGA处理单元和以太网交换芯片；
所述CPU处理器与所述SRIO交换芯片建立通讯连接，所述SRIO交换芯片与所述DSP处理单元建立通讯连接，所述DSP处理单元与所述FPGA处理单元建立通讯连接，所述DSP处理单元与所述以太网交换芯片建立通讯连接。
本实用新型提出一种计算模块，通过计算模块在6U Open VPX架构上实现对计算资源的高效合理应用，通过CPU处理器对接收的计算量的并行性类型进行析取后，将具有相同类型的计算量的代码段划分到同一子任务中，再基于不同并行性类型将子任务分别划分到对应的计算资源，即SRIO交换芯片、DSP处理单元、FPGA处理单元和以太网交换芯片中进行计算量的计算处理，避免开发周期长、开发风险大和后期使用过程中维护复杂的技术问题，同时通过FPGA处理单元对其他计算资源起到重构的作用，避免通用性差的技术问题。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1是本实用新型计算模块的模块示意图；
图2是本实用新型计算模块的结构示意图；
图3为以太网交换芯片实现计算模块内部以及对外的以太网接口交换的结构示意图；
图4为SRIO交换芯片实现计算模块内部以及对外的SRIO高速接口交换的结构示意图；
图5为BMC处理器实现计算模块的监控管理的结构示意图。
附图标号说明：
| 标号 | 名称 |
| 10 | CPU处理器 |
| 20 | 第一DSP处理器 |
| 30 | 第二DSP处理器 |
| 40 | 第一FPGA处理器 |
| 50 | 第二FPGA处理器 |
| 60 | 第三FPGA处理器 |
| 70 | 以太网交换芯片 |
| 80 | SRIO交换芯片 |
| 90 | BMC处理器 |
本实用新型目地的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
需要说明，若本实用新型实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，若本实用新型实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。
本实用新型提出一种计算模块。
在本实用新型一实施例中，如图1所示，计算模块基于6U Open VPX架构，所述计算模块包括：CPU处理器10、SRIO交换芯片80、DSP处理单元、FPGA处理单元和以太网交换芯片70；
所述CPU处理器10与所述SRIO交换芯片80建立通讯连接，所述SRIO交换芯片80与所述DSP处理单元建立通讯连接，所述DSP处理单元与所述FPGA处理单元建立通讯连接，所述DSP处理单元与所述以太网交换芯片70建立通讯连接。
具体的，参照图2所示，所述DSP处理单元包括：第一DSP处理器20和第二DSP处理器30；
所述第一DSP处理器20和所述第二DSP处理器30分别与所述SRIO交换芯片80、所述FPGA处理单元和所述以太网交换芯片70建立通讯连接；
所述FPGA处理单元包括第一FPGA处理器40、第二FPGA处理器50和第三FPGA处理器60；
所述第一FPGA处理器40的输出端与所述以太网交换芯片70的输入端相接，所述第一FPGA处理器40与所述第一DSP处理器20建立通讯连接，所述第二FPGA处理器50接在所述SRIO交换芯片80和所述第二DSP处理器30之间，所述第三FPGA处理器60与所述CPU处理器10建立通讯连接。
该计算模块基于6U Open VPX架构，所述计算模块包括CPU处理器10、第一DSP(Digital Signal Processing，数字信号处理)处理器20、第二DSP处理器30、第一FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)处理器40、第二FPGA处理器50、第三FPGA处理器60、以太网交换芯片70、SRIO(Serial Rapid I/O，高速串行IO口)交换芯片80和BMC(Baseboard Management Controller，基板管理控制器)处理器90；
所述SRIO交换芯片80分别与所述CPU处理器10、第一DSP处理器20、第二DSP处理器30和BMC处理器90建立通讯连接，SRIO交换芯片80主要用于实现系统间、处理器间的高速数据信息交换功能；所述以太网交换芯片70分别与所述第一DSP处理器20和第二DSP处理器30建立通讯连接，太网交换芯片主要用于实现系统间、处理器间系统管理、任务调度、动态重构、处理资源异构配置等管理工作；所述第一FPGA处理器40的输出端与所述以太网交换芯片70的输入端相接，所述第一FPGA处理器40与所述第一DSP处理器20建立通讯连接，所述第二FPGA处理器50接在所述SRIO交换芯片80和BMC处理器90之间，所述第二FPGA处理器50还与所述第二DSP处理器30建立通讯连接；所述第三FPGA处理器60与所述CPU处理器10建立通讯连接。
需要说明的是，第一FPGA处理器40、第二FPGA处理器50和第三FPGA处理器60为同一片FPGA处理器，本实施例之所以将其进行分开说明是为了方便与其他处理器之间的互联，避免存在连接混乱的情况。
通过上述连接关系，实现通过CPU处理器10对接收的计算量的并行性类型进行析取后，将具有相同类型的计算量的代码段划分到同一子任务中，再基于SRIO交换芯片80根据不同并行性类型将子任务分别划分到对应的计算资源中，在缩减了开发周期和开发风险的基础上，使得计算量的计算执行时间达到最小，同时与计算资源相连接的FPGA处理器能够基于当前计算量的运算需求对对应的计算资源的复位、配置以及接口转换进行动态的重构和编程，避免现有基于深度定制化的计算模块设计方式存在的单一性，提升了计算模块的利用率，构建一个标准智能动态可重构异构的计算模块，使其可以在航天、雷达、导航等多种领域中发挥其优势，构成可动态重构数字处理系统、容错系统、自适应进化系统等，具有极强的竞争能力。
本实用新型所构建的计算模块是基于6U Open VPX计算架构所实现的，在本实施例中，CPU处理器10采用的是国产FT-1500A处理器，能够适配嵌入式计算资源的所有驱动，例如SRIO交换芯片80、PCle(Peripheral Component interconnect express，高速串行计算机扩展总线标准)转SATA(Serial ATA，串行ATA)模块、以太网交换芯片70、GPIO(General-Purpose Input/Output，通用输入/输出口)通信等，同时通过计算资源差异的屏蔽，软件接口的封装，确保了计算模块的全面兼容，避免了开发周期长的缺点，通过串口进行操作，在CPU处理器10对计算资源进行指令性操作，实现对所有接口的调用、状态的获取和计算量的对应性分配等功能。
第一DSP处理器20和第二DSP处理器30所采用的是国产FT-M6678处理器，能够实现对数据信号的预处理、滤波、预失真和补偿等功能，同时DSP处理器具有灵活的寻址方式和较高的运算速度，使用DSP处理器进行参数化设计，丽日雷达信号脉冲、重频等参数进行参数化设计，能够加快计算量的处理速度，减低计算量的运算数量同时提升运算的精确度，是计算装置能够满足快速处理运算量的计算需求。
此外，第一DSP处理器20和第二DSP处理器30分别都外接一根4xSRIO。
以太网交换芯片70选用的型号为JEM5396，主要用于实现计算模块内部以及对外的以太网接口交换，参照图3所示，例如通过1xSGMII(Serial Gigabit Media IndependentInterface，千兆位介质无关接口)通信方式实现与第一DSP处理器20和/或第二DSP处理器30的通信交互，通过1xSGMII通信方式与第二PHY芯片相接，通过1xSGMII通信方式经由PCle转SGMII模块后再通过4xPCle接收CPU处理器10发送的数据，分别通过2*SGMII与VPX-P3总线和VPX-P4总线相接，其中，当第一PHY芯片通过2*1000BASE-T与VPX-P4总线相接时，VPX-P4总线和第一PHY芯片之间接入了变压器，用于对电压进行转变，以起到安全隔离的作用。
SRIO交换芯片80选用的型号为NMS1800，主要用于实现计算模块内部以及对外的SRIO高速接口交换，参照图4所示，例如通过模式4xSRIO与第一DSP处理器20和/或第二DSP处理器30进行数据的传输，通过4xSRIO经由PCle转SRIO模块再通过4xPCle接入CPU处理器10发送的数据，通过2*4xSRIO和4*4xSRIO分别与VPX-P3总线和VPX-P2总线建立连接，基于VPX-P3总线和VPX-P2总线对接收的数据进行计算处理。
BMC处理器90主要通过AST2400进行控制管理，而AST2400作为高度集成的SOC设备，能够支持高度可管理的服务器平台所需的各种功能，而在本实施例中，BMC处理器90主要用于实现对计算模块状态的监控，参照图5，例如通过内部I2C接口(Inter-IntegratedCircuit，两线式串行总线)对计算模块的电压电流传感器进行管理监控，利于后期对于计算模块的维护，同时通过GPIO接口对第二FPGA处理器50进行监控，除此之外，BMC处理器90还通过GPIO接口对温度传感器进行监控，需要说明的是，用于监控第二FPGA处理器50的GPIO接口与内部I2C接口是存在一条互相线上的。
第一FPGA处理器40、第二FPGA处理器50、第三FPGA处理器60负责对各个计算资源的复位及配置、接口转换等，同时通过利用本身具有的可重构性和可编程性，实现基于不同计算量对其他的计算资源的功能算法进行动态的重构和编程，避免生成的计算模块存在单一性，提升计算模块中计算资源的适配性和利用率，使得计算模块能够基于实际需求进行自适应的进化，缩减计算模块的开发周期和开发难度。
由此可知，通过CPU处理器10对接收的计算量(或计算任务)的并行性类型进行析取后，能够将具有相同类型的代码段划分到同一子任务中，然后根据不同并行性类型的代码段将不同的计算量(或计算任务)分配到对应的计算资源中进行计算处理，实现计算量(或计算任务)的快速处理，达到使计算量(或计算任务)总的处理执行时间最优化的效果。
需要说明的是，上述对CPU处理器10、DSP处理器、FPGA处理器、以太网交换芯片70、SRIO交换芯片80和BMC处理器90的型号的选取并不将其局限在该型号上，在实际应用中，可根据实际需求进行其他型号的选取。
而6U Open VPX是指尺寸为6U的VPX总线架构。
进一步地，所述计算模块还包括第一DDR3(Double-Data-Rate Three，第三代双倍数据率同步动态随机存取存储器)通道(即图2中的通道一，以下称为第一DDR3通道以示区分)、第二DDR3通道(即图2中的通道二，以下称为第二DDR3通道以示区分)、第三DDR3通道(即图2中的通道三，以下称为第三DDR3通道以示区分)、第四DDR3通道(即图2中的通道四，以下称为第四DDR3通道以示区分)、第五DDR3通道(即图2中的通道五，以下称为第五DDR3通道以示区分)和第六DDR3通道(即图2中的通道六，以下称为第六DDR3通道以示区分)；
所述第一DDR3通道与所述第一DSP处理器20通过/64建立通讯连接；所述第二DDR3通道、第三DDR3通道、第四DDR3通道和第五DDR3通道分别与所述CPU处理器10通过/64建立通讯连接；所述第六DDR3通道与所述第二DSP处理器30通过/64建立通讯连接。
通过在第一DSP处理器20、CPU处理器10和第二DSP处理器30上外接DDR3通道，达到容量和工作效率增加的效果，例如CPU处理器10通过外接4通道的DDR3(即第二DDR3通道、第三DDR3通道、第四DDR3通道和第五DDR3通道)，使得总容量≥16GB，峰值数据率≥1600MT/s，第一DSP处理器20和第二DSP处理器30分别通过外接单通道DDR3，使得总容量≥2GB，峰值数据率≥800MT/s，同时采用DDR3通道还能减低成本和提升通用性性，且功耗也能进一步降低，使得基于此进行设计的计算模块能够在多领域进行使用。
进一步的，所述计算模块还包括BMC处理器90、VPX-P0总线、VPX-P2总线、VPX-P3总线、VPX-P4总线和VPX-P6总线；
所述VPX-P0总线与所述BMC处理器90通过IPMB(Intelligent PlatformManagement Bus，智能平台管理总线)-A/B和槽位识别通信数据建立通讯连接，所述VPX-P2总线与所述SRIO交换芯片80通过4*4xSRIO建立通讯连接，所述VPX-P3总线与所述SRIO交换芯片80通过2*4xSRIO建立通讯连接、VPX-P3总线与CPU处理器10通过PClex4建立通讯连接，VPX-P3总线还通过2*SGMIIL与以太网交换芯片70建立通讯连接，所述VPX-P4总线通过2-SGMII与所述以太网交换芯片70建立通讯连接，此外VPX-P4总线还通过2-1000BASE-T经由第一PHY(Physical，端口物理层)芯片通过2*1xSGMII与以太网交换芯片70建立通讯连接，所述VPX-P6总线通过RSZ32、RS422和GPIO与所述第一FPGA处理器40建立通讯连接，此外，还存在空闲的VPX-P1总线和VPX-P5总线。
VPX总线作为一种通用的计算机总线，能够实现复杂计算处理过程和连接多个计算资源的高速数据源的效果，适用于本实施例所提出的高密度和高性能的计算模块。
具体的，所述计算模块还包括PCle转SATA模块、PCle转SGMII模块、PCle转SRIO模块和固态盘；
所述PCle转SATA模块通过1xPCle与所述CPU处理器10建立通讯连接，所述固态盘通过SATA与所述PCle转SATA模块建立通讯连接，所述PCle转SGMII模块通过4xPCle与所述CPU处理器10建立通讯连接，所述PCle转SRIO模块通过4xPCle与所述CPU处理器10相接，同时通过4xSRIO与所述SRIO交换芯片80连接，实现CPU处理器10和SRIO交换芯片80之间的数据交互，另外SGMII模块还通过1xSGMII与VPX-P3总线建立通讯交互。
通过PCle转SATA模块、PCle转SGMII模块和PCle转SRIO模块实现不同接口的转换，进而实现与其他计算资源或硬件的连接，增强关联性和可重构性，例如通过PCle转SATA模块外挂固态盘，使得CPU处理器10能够实现快速读写，加快计算模块的启动速度。
进一步地，所述计算模块还包括第一PHY芯片、第二PHY芯片和变压器组；
所述第一PHY芯片通过2*1xSGMII与所述以太网交换芯片70建立通讯连接，所述变压器组分别与所述第一PHY芯片和所述VPX-P4总线建立通讯连接，所述第二PHY芯片通过1xSGMII与所述以太网交换芯片70建立通讯连接，同时第二PHY芯片还外接RJ45接口，通过PHY芯片可接收和发送以太网交换芯片70的数据帧。
进一步地，所述计算模块还包括第一SPI FLASH(Serial Peripheral InterfaceFlash EEPROM Memory，串行闪存)处理器(即图2中的处理器一，以下称为第一SPI FLASH处理器以示区分)和第二SPI FLASH处理器(即图2中的处理器二，以下称为第二SPI FLASH处理器以示区分)；
所述第一SPI FLASH处理器与所述第一DSP处理器20建立通讯连接，所述第二SPIFLASH处理器与所述第二DSP处理器30建立通讯连接。
第一DSP处理器20和第二DSP处理器30分别外挂了一片SPI FLASH，用于对第一DSP处理器20和第二DSP处理器30的程序固化和启动。
具体的，参照图2所示，所述计算模块还包括热插拔功能控制器，所述热插拔功能控制器焊接在所述计算模块上。
热插拔功能控制器主要负责在电气上保护计算模块，抑制在热插拔是出现的尖峰电流冲击，同时完成电压转换并分配处理的供能电流，在本实施例中，热插拔功能控制器存在两种实现方式，一种是采用行程开关配合热插拔芯片实现，另一种是使用例如型号为LTC4234的热插拔芯片，有关使用例如型号为LTC4234的热插拔芯片的具体实施方式如下：
LTC4234是适用于Hot SwapTM(热插拔)的集成解决方案允许安全插入板的应用，能够实现从带电的底板上卸下，LTC4234的电路集成了热插拔芯片、功率MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金氧半场效晶体管)和电流检测单个封装中的电阻器，适用于小型应用。LTC4234能够提供独立的浪涌电流控制输出具有11％的准确22.5A电流限制依赖折返，电流极限阈值可以是使用ISET引脚进行动态调整的，附加的功能包括电流监控器输出，可增强感官用于接地参考电流检测的电阻器电压MOSFET温度监控器输出。
LTC4234通过利用在转变计算模块的电源以受控的方式打开和关闭电压，从而允许计算模块可以安全地从带点的底板中插入和卸下，LTC4234包括一个3.3MΩ的功率MOSFET和一个0.7MΩ的电流检测电阻，在正常运行器件，充电泵和栅极驱动器打开MOSFET的栅极为负载供电，浪涌电流控制由浪涌电路完成，该电路限制LTC4234的GATE引脚斜率达到0.35V/ms，特此能够控制输出至电容器的电压斜坡率。
当计算模块插入机箱后，由BMC处理器90进行控制的IPMI(Intelligent PlatformManagement Interface，智能平台管理接口)一般使用独立的电源供电，且先于计算模块的计算资源上电，IPMC(Intelligent Platform Management Circuit Board，智能平台管理板载)上电后，先获取计算模块的位置信息(槽位号)，然后通过两条IPMB(IntelligentPlatform Management Architecture，智能平台管理总线)总线向CPU处理器10发送单板信息及上电请求。CPU处理器10在对单板信息进行确认后，向各单板依次发送上电命令。各单板主控接收到上电命令后，控制本板负载进行上电，所以实现IPMB需要让计算资源支持I2C热插拔，I2C总线用于计算装置的系统健康管理、系统运行状态健康即系统状态上报等功能。
另外，还可选用型号为AT4300A的热插拔芯片，AT4300A可热插拔2线总线缓冲器允许将I/O卡插入带电背板而不损坏数据和时钟总线。建立连接后，AT4300A提供双向缓冲，保持背板和卡的电容隔离。上升时间加速器电路允许使用较弱的直流上拉电流，同时仍满足上升时间要求。在插入过程中，SDA和SCL线预充电至1V至尽量减少总线干扰。AT4300A提供之间的电平3.3V和5V的转换。背板和卡都可以由2.7V至5.5V的电源进行供电。AT4300A还具有一个CMOS阈值ENABLE引脚，强制器件进入低电流模式并将卡与背板隔离。当上拉至VCC后，ENABLE引脚设置正常操作。
进一步地，所述计算模块还包括电源供应器和时钟处理器，所述电源供应器和时钟处理器分别焊接在所述计算模块上。
电源供应器为计算模块中电能转换类的电源，负责将标准交流电转化成低压稳定的直流电，用于为计算模块内所有计算资源和硬件进行供电，而时钟发生器用于产生时钟信号，使得计算模块能够精准的实现计算量的处理，提高计算量的精准度。
此外，如图2示的左上角的RST为复位电路，在计算模块刚开始进入运行模式的时候，要用复位电路中的RESET信号使计算模块的电路初始化，当计算模块的电路工作状态出现异常死机时也要用复位电路中的RESET信号使之重新启动。右上角的八个分别被框住的圆为扼流线圈，主要用来计算模块的电路中的过滤电流中的杂波。CPU处理器10下发还接有RTC(Real_Time Clock，实时时钟)和BIOS FLASH(Basic Input/output System Falsh，输入输出闪光)，RTC为CPU处理器10提供精准的实时时间，BIOS FLASH为CPU处理器10提供快速读写的功能，上方的JTAG(Joint Test Action Group，联合测试工作组)调试接口是一种国际标准测试接口，主要用于芯片内部测试。
本实施例还提出一种计算装置，所述计算装置包括如上所述的计算模块，所述计算模块包括：CPU处理器10、SRIO交换芯片80、DSP处理单元、FPGA处理单元和以太网交换芯片70；
所述CPU处理器10与所述SRIO交换芯片80建立通讯连接，所述SRIO交换芯片80与所述DSP处理单元建立通讯连接，所述DSP处理单元与所述FPGA处理单元建立通讯连接，所述DSP处理单元与所述以太网交换芯片70建立通讯连接。
以上所述仅为本实用新型的可选实施例，并非因此限制本实用新型的专利范围，凡是在本实用新型的实用新型构思下，利用本实用新型说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本实用新型的专利保护范围内。
Claims (10)
1.一种计算模块，其特征在于，所述计算模块基于6U Open VPX架构，所述计算模块包括：CPU处理器、SRIO交换芯片、DSP处理单元、FPGA处理单元和以太网交换芯片；
所述CPU处理器与所述SRIO交换芯片建立通讯连接，所述SRIO交换芯片与所述DSP处理单元建立通讯连接，所述DSP处理单元与所述FPGA处理单元建立通讯连接，所述DSP处理单元与所述以太网交换芯片建立通讯连接。
2.如权利要求1所述的计算模块，所述DSP处理单元包括：第一DSP处理器和第二DSP处理器；
所述第一DSP处理器和所述第二DSP处理器分别与所述SRIO交换芯片、所述FPGA处理单元和所述以太网交换芯片建立通讯连接；
所述FPGA处理单元包括第一FPGA处理器、第二FPGA处理器和第三FPGA处理器；
所述第一FPGA处理器的输出端与所述以太网交换芯片的输入端相接，所述第一FPGA处理器与所述第一DSP处理器建立通讯连接，所述第二FPGA处理器接在所述SRIO交换芯片和所述第二DSP处理器之间，所述第三FPGA处理器与所述CPU处理器建立通讯连接。
3.如权利要求2所述的计算模块，其特征在于，所述计算模块还包括：第一DDR3通道、第二DDR3通道、第三DDR3通道、第四DDR3通道、第五DDR3通道和第六DDR3通道；
所述第一DDR3通道与所述第一DSP处理器建立通讯连接；
所述第二DDR3通道、第三DDR3通道、第四DDR3通道和第五DDR3通道分别与所述CPU处理器建立通讯连接；
所述第六DDR3通道与所述第二DSP处理器建立通讯连接。
4.如权利要求3所述的计算模块，其特征在于，所述计算模块还包括：BMC处理器、VPX-P0总线、VPX-P2总线、VPX-P3总线、VPX-P4总线和VPX-P6总线；
所述VPX-P0总线与所述BMC处理器建立通讯连接，所述VPX-P2总线与所述SRIO交换芯片建立通讯连接，所述VPX-P3总线分别与所述SRIO交换芯片、CPU处理器和以太网交换芯片建立通讯连接，所述VPX-P4总线与所述以太网交换芯片建立通讯连接，所述VPX-P6总线与所述第一FPGA处理器建立通讯连接。
5.如权利要求4所述的计算模块，其特征在于，所述计算模块还包括：PCle转SATA模块、PCle转SGMII模块、PCle转SRIO模块和固态盘；
所述PCle转SATA模块与所述CPU处理器建立通讯连接，所述固态盘与所述PCle转SATA模块建立通讯连接，所述PCle转SGMII模块与所述CPU处理器建立通讯连接，所述PCle转SRIO模块接在所述CPU处理器和所述SRIO交换芯片之间。
6.如权利要求5所述的计算模块，其特征在于，所述计算模块还包括：第一PHY芯片、第二PHY芯片和变压器组；
所述第一PHY芯片与所述以太网交换芯片建立通讯连接，所述变压器组分别与所述第一PHY芯片和所述VPX-P4总线建立通讯连接，所述第二PHY芯片与所述以太网交换芯片建立通讯连接。
7.如权利要求6所述的计算模块，其特征在于，所述计算模块还包括：第一SPI FLASH处理器和第二SPI FLASH处理器；
所述第一SPI FLASH处理器与所述第一DSP处理器建立通讯连接，所述第二SPI FLASH处理器与所述第二DSP处理器建立通讯连接。
8.如权利要求7所述的计算模块，其特征在于，所述计算模块还包括：热插拔功能控制器，所述热插拔功能控制器焊接在所述计算模块上。
9.如权利要求8所述的计算模块，其特征在于，所述计算模块还包括：电源供应器和时钟发生器；
所述电源供应器和时钟发生器分别焊接在所述计算模块上。
10.一种计算装置，其特征在于，所述计算装置包括如权利要求1至9任意一项所述的计算模块。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202222550002.0U CN219758827U (zh) | 2022-09-23 | 2022-09-23 | 计算模块及计算装置 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
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Family Applications (1)
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| CN202222550002.0U Active CN219758827U (zh) | 2022-09-23 | 2022-09-23 | 计算模块及计算装置 |
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