CN219435037U - 一种主动雷达导引头测试装置 - Google Patents

Abstract

本实用新型公开了一种主动雷达导引头测试装置，包括一体化机箱、射频前端模块、信号处理模块、显控模块，所述一体化机箱包括机箱箱体和电源模块，所述射频前端模块包括本振模块、接收模块和发射模块，所述信号处理模块包括ADC模块、DAC模块，所述显控模块包括计算机板和显示器；附属设备包括天线和电缆。本实用新型采用一体化VPX机箱设计，便于通过VPX插槽进行扩展升级或维修更换。

Description

一种主动雷达导引头测试装置

技术领域

本实用新型属于雷达技术领域，尤其涉及一种主动雷达导引头测试装置。

背景技术

雷达导引头是指用于目标探测、跟踪并向导弹控制系统提供目标位置及运动参数，导引导弹飞向目标的弹上雷达装置。根据雷达导引头获取目标信息的能量来源状况，可以分为主动雷达导引头(本身带有辐射源)、半主动雷达导引头(设置于弹体外的专用照射设备向目标辐射能量)、被动雷达导引头(依赖于目标的辐射)以及以上方式的复合雷达导引头。

主动雷达导引头测试装置由一个发射器和一个控制器组成，发射器可以发射模拟的干扰信号，而控制器则可以控制干扰信号的发射方式。主动雷达导引头测试装置接收雷达导引头发射信号，产生雷达导引头目标回波信号、杂波与干扰模拟信号。

主动雷达导引头测试装置可以模拟不同类型的雷达导引头干扰，帮助训练应对雷达导引头干扰，也可用于测试雷达导引头的性能，以检查雷达导引头是否能够有效地抵抗干扰。现有的主动雷达导引头测试装置内部板卡之间采用的是非标准化接口，不方便系统进行硬件升级，导致某个板卡升级，需要更换所有板卡，不利于平滑升级。

实用新型内容

有鉴于此，本实用新型提出了一体化机箱设计的主动雷达导引头测试装置，采用VPX插槽，提供5个全长度VPX插槽扩展能力，当某个板卡需要硬件升级或维修时只需替换该板卡，不会影响到其它板卡，即可以部分进行硬件升级，可以有效降低系统硬件升级的成本。

具体地，本实用新型公开的主动雷达导引头测试装置，包括一体化机箱、射频前端模块、信号处理模块、显控模块，所述一体化机箱包括机箱箱体和电源模块，所述射频前端模块包括本振模块、接收模块和发射模块，所述信号处理模块包括ADC模块、DAC模块，所述显控模块包括计算机板和显示器；附属设备包括天线和电缆；射频前端模块、信号处理模块、显控模块安装在一体化机箱的VPX插槽中，各模块之间通过插槽进行通信连接；所述ADC模块与接收模块连接，DAC模块与发射模块连接；

所述接收模块包括依次连接的限幅器、第一下变频器、开关、第一低通滤波器、和开关功分器，所述限幅器连接天线，所述开关功分器连接ADC模块，所述开关还连接耦合器，所述耦合器连接第二下变频器，所述第一下变频器和第二下变频器分别通过接收本振模块连接本振模块；所述接收模块包括双通道，每个通道包括依次连接的上变频器和第二低通滤波器，所述上变频器通过发射通道连接天线，所述第二低通滤波器连接DAC模块。

进一步的，接收模块将来自天线的毫米波信号进行限幅器、第一下变频器、第一低通滤波器后，下变频到0.4GHz～4.4GHz中频，同时将设备外部单元的2.5GHz～5.5GHz信号变频到0.4GHz～4.4GHz中频范围；两路信号通过开关功分器切换选择后，再通过开关功分切换输出，其中1路输出备用，另1路输出到后级数字AD采样处理，还有1路输出到面板监测使用。

进一步的，本振模块包括本振单元、时钟单元，电源处理单元以及控制单元，本振单元产生发射通道的本振频率，时钟单元处理内外参考信号同步，同时产生各种系统所需的参考时钟信号，电源处理单元将外部输入的高压经DC/DC转换后再经LDO转换成+5V或者+3.3V，控制单元包括内部高速FPGA，将外部输入的并行频率码经内部高速FPGA译码后控制DDS频率输出及相应开关切换，实现快速跳频。

进一步的，所述本振单元中耦合器接收外参考输入，并分别连接检波器和开关，开关依次连接第一锁相环、晶振和第一开关功分器，所述开关功分器分别连接第二锁相环，第三锁相环、第四锁相环、第五锁相环和10分频器，所述第二锁相环连接时钟单元，产生10～12GHz时钟信号，所述第三锁相环和第四锁相环连接2选1开关，2选1开关连接时钟单元，产生5.5GHz和6GHz时钟信号，第五锁相环连接时钟单元产生3.5GHz时钟信号，再连接2倍频和时钟单元，产生1～1.5GHz时钟信号，1～1.5GHz时钟信号和5.5GHz、6GHz时钟信号叠加后，连接第二开关功分器，产生6.5～7G时钟信号和7～7.5G时钟信号后，再依次连接第三开关功分器、2倍频和时钟单元，产生13～15GHz时钟信号，再连接2倍频和时钟单元，产生26～30GHZ时钟信号；

所述电源处理单元包括DC/DC变换器和LDO低压线性稳压器，DC/DC变换器通过VPX插槽连接12V电源并进行直流电压转换，通过LDO输出5V电压和3.3V电压。

进一步的，所述测试装置包括两路信号处理通道，每个通道包括依次连接的第一低通滤波器、ADC模块、RAM模块、DAC模块和第二低通滤波器，第一低通滤波器连接下变频模块，第二低通滤波器连接求和器，所述求和器与上变频器连接。

进一步的，所述测试装置还包括附属设备，所述附属设备包括天线和电缆，所述天线为标准增益喇叭天线，所述电缆包括射频电缆、中频电缆和网线。

进一步的，所述计算机板基于Intel的VPX刀片式计算机。

本实用新型的有益效果如下：

采用一体化VPX机箱设计，便于通过VPX插槽进行扩展升级或维修更换。

附图说明

图1本实用新型应用场景；

图2主动雷达导引头测试装置系统组成图；

图3机箱内部模块布置图；

图4主动雷达导引头测试装置系统结构图；

图5信号处理板与射频收发模块连接示意图；

图6射频单元功能组成示意图；

图7本振模块原理框图；

图8移频干扰实现框图。

具体实施方式

下面结合附图对本实用新型作进一步的说明，但不以任何方式对本实用新型加以限制，基于本实用新型教导所作的任何变换或替换，均属于本实用新型的保护范围。

如图1所示，本实用新型的应用场景为：主动雷达导引头测试装置向被测设备提供中频、同步和时钟信号，同时还通过多个发射天线向被测设备发射干扰信号，主动雷达导引头测试装置还可通过网线被远程终端进行控制。主动分系统测试装置开始工作之前设定目标、杂波及干扰参数，在雷达信号到达之后，就对雷达信号混频、数字衰减等接收处理，在数字处理模块中进行目标、杂波及干扰的参数调制，经过发射模块的混频、放大输出。

参考图2，本实用新型公开的主动雷达导引头测试装置包括一体化机箱、射频前端模块、信号处理模块、显控模块和附属设备。

参考图3，图3中槽1为本振模块，槽2为接收模块，槽3为发射模块，槽4为信号处理模块，槽5为计算机板。主动雷达导引头测试装置的计算机模块、信号处理模块、本振模块、接收模块、发射模块安装在一体化机箱VPX插槽中，机箱集成了液晶显示屏以及键盘和触摸板。

测试装置采用模块化设计，各功能模块安装在一体化便携机箱中，一体化机箱为5槽6U高度的VPX机箱，为机内模块提供电源、信道、散热等工作环境，机箱内各模块及部件固定可靠、拆卸方便。

一体化便携机箱为显控一体机，由机箱箱体、VPX背板、电源模块组成，箱体集成了显示器、键盘、触控板。

电源模块采用多路独立输出开关电源，将AC220V输入转换为12V和28V多路输出，具有过流、过压、超温、短路保护功能，为机箱内各组件提供工作电源。

表1机内组件额定工作电流分配表

按30％功率冗余设计，两路电源输出分别为大于12V33A和28V2.2A。

为保证射频前端模块的工作稳定，DC12V电源两路独立输出分别大于11A和22A，为射频前端和其他部分独立供电。电源模块输入220V10A，输出三路DC12V11A、DC12V22A、DC28V2.2A，电源模块额定功率为456W。

便携机机内与机外信号的连接通过机箱接口板转接。接口板位于机箱右侧，外有盖板保护，打开外盖板即可进行电缆的安装和拆卸。

机箱接口板接口及功能如图4和、图5和表2所示：

表2接口板接口列表

射频前端模块主要包含接收模块、本振及时钟模块、发射模块几部分。射频单元功能组成框图如图6所示。

接收模块主要是将来至天线的毫米波信号进行限幅、衰减、滤波、放大后，下变频到0.4GHz～4.4GHz中频，同时还需要将来至设备外部单元的2.5GHz～5.5GHz信号变频到0.4GHz～4.4GHz中频范围(任意2GHz工作频带内任意频点带宽1GHz)。两路信号通过开关切换选择后，再通过开关功分切换输出。其中1路输出备用，另1路输出到后级数字AD采样处理，还有1路输出到面板监测使用。

射频接收通道在接收到射频信号后，首先进行限幅，然后再经过耦合器、滤波、衰减、放大等调理后直接下变到0.4GHz～4.4GHz中频。中频接收信道主要是将来至设备外部单元的2.5GHz～5.5GHz信号经过耦合器、滤波、衰减调理后先上变到14.5GHz～17.5GHz，然后再下变到1GHz～4GHz中频。本振单元主要是产生射频接收信道和中频接收信道的本振频率。其中变频信道本振输出频率32.6GHz。由锁相环先产生16.3GHz电平，经过滤波放大后倍频到32.6GHz，然后再经过滤波放大输出到射频接收信道的混频接口。中频调理信道本振分别产生20GHz和18.5GHz两个点频，与中频接收信道混频器经过两次混频下变到1GHz～4GHz输出。两路中频信号经过中频耦合器后，耦合输出支路检波判断，用于收发信道硬件状态的自检。耦合主输出通道经过开关切换分成3路，其中1路输出到发射通道，另1路输出到后级数字AD采样处理，还有一路直接输出到设备面板。

接收模块的电源单元主要是将输入的+12V经过DC/DC转换成3.8V和5.5V，然后再经过多组LDO转成3.3V和5V，分别供射频接收信道、中频接收信道、本振以及控制等单元电路供电。

首先FPGA通过对来至数字单元输入的4bit AGC信息进行译码，然后再通过解析SPI协议对接收通道的数控衰减进行调整，实现接收信道的AGC控制。SPI主要完成模块电源状态、接收状态、本振锁定状态、温度等参数的监测，同时完成射频接收通道和中频接收通道的使能控制，在主控设备进行查询时上报主控单元。

发射模块主要是将来至数字单元的2.5GHz～3.5GHz中频信号上变频到毫米波频段输出。发射模块包括两路信道。两路信道共本振。每路发射信号输出幅度可独立调节。

射频发射模块主要包括两路发射通道、自检源、本振功分单元、电源以及控制单元几部分。

表3接收模块接口定义

表4发射模块接口定义

参考图7的本振及时钟模块原理图，本振源及时钟模块主要实现100MHz外时钟与内时钟的切换、发射各本振的产生、射频单元对外通信。本振模块在解析外部系统协议后再分别同时对接收信道和发射信道进行控制。

本振模块主要分为本振单元，时钟单元，电源处理单元以及控制单元。本振单元主要产生发射通道的本振频率，包括快速跳频(26GHz～30GHz)及点频本振。时钟单元处理内外参考信号同步，同时产生各种系统所需的参考时钟信号。电源处理单元将外部输入的高压经DC/DC转换后再经LDO转换成锁相环及各低噪放所需的+5V或者+3.3V及其他电压。控制单元将外部输入的并行频率码经内部高速FPGA译码后控制DDS频率输出及相应开关切换，实现快速跳频。

本振单元可以自适应内外参考时钟工作。当由外参考时钟输入时，通过参考时钟输入端的耦合器耦合信号检波，然后打开开关，外部输入100MHz参考信号进入模块，模块内部高稳恒温晶振通过锁相环锁定在外参考信号频率上。此时，本振输出频率稳定度将取决于外部参考信号的稳定度。输出信号相位噪声则取决于内部高稳恒温晶振。当没有外部参考信号输入后，模块自动工作在内部恒温晶振参考信号上，此时模块为内参考模式。

参考时钟经过功分后有1路输出到接收信道，1路输出到数字板卡、1路输出到面板。还有4路分别作为4个锁相环的参考时钟。

4路锁相环其中1路直接输出10GHz范围的本振信号，作为发射信道的一本振。另外1路给锁相环作参考输出3.5GHz频率，作为DDS参考时钟。DDS产生500～750MHz跳频间隔为2.5MHz的快速跳频信号，经2倍频后得到1GHz～1.5GHz信号。本振单元还产生两个点频信号：5.5GHz和6GHz，这两个信道根据输出频率通过开关切换分时与DDS输出频率混频，得到6.5GHz～7.5GHz频率信号，最后经2次2倍频后得到26～30GHz频率。该频率经过开关滤波后作为发射信道的二本振。

具体地，本振单元中耦合器接收外参考输入，并分别连接检波器和开关，开关依次连接第一锁相环、晶振和第一开关功分器，所述开关功分器分别连接第二锁相环，第三锁相环、第四锁相环、第五锁相环和10分频器，所述第二锁相环连接时钟单元，产生10～12GHz时钟信号，所述第三锁相环和第四锁相环连接2选1开关，2选1开关连接时钟单元，产生5.5GHz和6GHz时钟信号，第五锁相环连接时钟单元产生3.5GHz时钟信号，再连接2倍频和时钟单元，产生1～1.5GHz时钟信号，1～1.5GHz时钟信号和5.5GHz、6GHz时钟信号叠加后，连接第二开关功分器，产生6.5～7G时钟信号和7～7.5G时钟信号后，再依次连接第三开关功分器、2倍频和时钟单元，产生13～15GHz时钟信号，再连接2倍频和时钟单元，产生26～30GHZ时钟信号；

电源处理单元包括DC/DC变换器和LDO低压线性稳压器，DC/DC变换器通过VPX插槽连接12V电源并进行直流电压转换，通过LDO输出5V电压和3.3V电压。

本振以及参考时钟模块软件设计主要是首先根据系统要求工作在内参考还是外参考，然后将各锁相环锁定到相关频率。通过对来至数字单元的并行频率码进行译码，在收到来至数字单元的频率更新同步帧后，更新DDS输出频率，同时将DDS当前频点初相清零。控制单元考虑3个SPI接口，一个用于和主控实现通信，另外两个分别和接收模块和发射模块通信。这样这个射频单元就只有一个接口同主控通信，便于联试。

发射信道输入中频范围为2.5GHz～3.5GHz，信号带宽为1GHz。不同应用系统中频不一样，但是带宽一样，不同系统选择定中频后，中频频率就不再变化。为了适应不同系统应用，发射信道一本振采用锁相环设计。输出频率范围为10GHz。发射信道二本振要求快跳，设计时采用DDS结合锁相环混频的方式实现。主控单元通过并口实现频率码的输入，射频单元根据频率码直接进行DDS频率参数的配置，在每个捷变频脉冲下降沿到来时，实现当前频点初相的清零和频率的输出。

DDS选用ADI的AD9914。该芯片最高时钟支持3.5GHz，理论上可以产生1.75GHz频率输出，为了减小杂散，工程上通常采用≤最高时钟的1/4。

也就是≤875MHz。

选用开关频率较高的DC/DC器件LT8610，该开关电源的开关频率可以从200kHz到2MHz可调，当开关频率较高时，就可以用LC有效滤除开关频率。同时，DCDC输出电压经过LDO(线性稳压器)稳压后输出给锁相环及放大器供电，可以有效减小DCDC开关频率调制杂散。一般此类杂散经过以上处理方式可以达到85dBc以上。

ADC(模拟数字信号处理)模块主芯片为ADC12DJ5200RF，该芯片能够作为双通达5.2G采样方式使用，也可作为单通道高达10G的采样频率使用。该ADC是一款具有缓冲模拟输入的低功耗、12位、单通道10.4GSPS、射频采样ADC模块，符合VITA57.4规范，可以作为一个理想的IO模块耦合至FPGA前端，16通道的JESD204B接口送至FPGA的高速串行端口GTH。该ADC广泛应用于雷达模拟器、通信与导航模拟器、干扰机等场景，故本实用新型采用该ADC处理芯片。

由于ADC采样输出的数据频率为10GHz，本地数字化混频的载波频率选2.5GHz，这样本地化载波本振输出的数据可以连续为周期的1 0 -1 0 1 0 -10...等。由于低通滤波器。所以低通滤波器的通带为0.2，阻带为0.3-0.5，滤波器阶数为26阶。

由于数据数率为9.6GHz，FPGA系统时钟为300MHz。对数字混频后的数据进行滤波处理需要实时平行32个32阶数字滤波器处理才能得到一个I通道数据，同理，也需要32个32阶数字滤波器处理才能得到一个Q通道数据。所以需要的DSP个数：2*32*32＝2048个DSP。

缓存D触发器的个数为：2(I、Q两通道)*32*32*16(bit)*4(数据缓存)＝131072(个)。

ADC模块中抽取滤波数据输入的速率是9.6GHz，(复信号)数据带宽是±2GHz，为了减少数据处理负担，在保持数据信息情况下，可以进行1/4抽取，抽取后有效数据是数据率为2.4GHz的I、Q双通道的数据。

根据数字测频得到的载波频率，将载波频点上的线性调频信号搬移到0频基带上去。从而实现将4G带宽范围内的信号搬移到1G(或200MHz、100M)带宽范围内。

在频谱搬移过程中，频谱搬移的间隔是10MHz的整数倍，频谱搬移这里主要消耗资源包括：DDS本振信号(BlockRAM)DSP个数、D缓冲器和CLB逻辑资源等。

DDS本振信号的大小：2400/10＝240个；DDS数目：2400/300(FPGA时钟)*2(I、Q双通道对应cos、sin本振信号)＝16个；DDS数值bit位：18bit；

所以需要的本振信号资源：BlockRam(18Kbit)＝16个

DSP资源主要用在数字混频和数值滤波两个信号处理模块中。

DSP个数(数字混频)资源评估：2400(数据率)/300(FPGA时钟)*2(I、Q双通道对应cos、sin本振信号)*4(复数乘法)＝64；

数值滤波器长度24阶，滤波器个数：2(I、Q两通道)；并行处理路数：

1200(数据率)/300(FPGA时钟)＝4；

所以DSP(数字滤波)需要个数＝24*2*4＝192个。

在复信号搬移到基带处理过程中需要DSP个数为：64+192＝256个。

DAC(数字模拟信号处理)模块数据输入的速率是2.4GHz，(复信号)数据带宽是±550MHz(或者±150Mhz，±100Mhz)，为了减少数据处理负担和方便DAC处理，本实用新型将数据进行1/4抽取；1/2抽取。抽取后，数据速率1200MHz；FPGA系统时钟300X16bit。

DAC模块存储的是射频信号的基带数值信号(信息)，由于转发数据的时间是1.3us-2000us；数据量最大为(不考虑脉冲占空比)：2000us(时间)*2(I、Q通道)*600MHz(数据率)*16bit(数据宽度)＝2.4M*16bit＝2400*16Kbit。

由于FPGA内部的Blockram资源大小为4320个18Kbit资源，所以我们数字波形存储主要存在在板载DDR中，也可存储在FPGA片内Blockram中。该DDR资源大小是：2组2GByte。如果考虑脉冲占空比小于1/2的情况下，数字波形的占用最大为：2400*16Kbit/2＝1200*16Kbit。

由于FPGA外挂2组72bit DDR，DDR的稳定工作速率达：1GHz。也可将基带信号保存在FPGA片内Blockram中，FPGA存储系统时钟为300MHz，采用2400个18kbit Blockram来分时进行波形读取。

数字测频是对射频基带信号(0.5-4.5G范围内的基带信号)ADC数字化后面的信号进行。本实用新型中数值测频的处理时钟为9.6GHz。因为FPGA内部系统时钟使用300MHz，所以每个300MHz时钟节拍，本实用新型采用数字频率计来实现9.6GHz的数字测频信号处理。数字频率计是采用数字电路制做成的能实现对周期性变化信号频率测量的仪器。频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。其扩展功能可以测量信号的周期和脉冲宽度。示例性地，频率计型号选用ELE-F51或KC16-DF3380B。

DAC模块中的系统控制采用FMC131板卡，FMC131是一款4通道12.6GSPS采样率16位DA播放FMC子卡模块，该板卡为FMC+标准，符合VITA57.4规范，可以作为一个理想的IO模块耦合至FPGA前端，16通道的JESD204B接口通过FMC+连接器连接至FPGA的高速串行端口GTH。

该板卡支持板上可编程采样时钟和外部参考时钟，多片板卡还可以通过触发(输入/输出)信号进行输出同步，该板卡4路模拟信号输出通过50Ω特征阻抗的SSMC射频连接器接出，采用交流变压器耦合。板卡可广泛应用于雷达模拟器、通信与导航模拟器、干扰机等场景。

FPGA和信号处理模块之间信息交互可以通过DSP的EMIF接口或者SRIO接口。由于本实用新型中，信号处理模块与FPGA之间数据交互量不大，采用SRIO接口。

如图8所示，测试装置包括两路信号处理通道，每个通道包括依次连接的第一低通滤波器、ADC模块、RAM(随机存取存储器)模块、DAC模块和第二低通滤波器，第一低通滤波器连接下变频模块，第二低通滤波器连接求和器，所述求和器与上变频器连接。

计算机板基于第六代Intel i7四核八线程的高性能6U VPX刀片式计算机。产品提供了可支持全网状交换的高速数据通道，其中P1，P2各支持4个PCIe x4Gen3总线接口，P3支持3个PCIe x4Gen3总线接口。该产品具有很强的扩展性，可以很好满足多负载多节点的应用需求。

产品结构完全满足VITA 46.0规范，兼容OpenVPX(VITA 65)标准，兼容VITA48规范。产品具有很强的可靠性、可维护性、可管理性，并与军用计算机的抗振动、抗冲击、抗宽温环境急剧变化等恶劣环境特性进行完美融合。产品集成350显卡,支持DP,DVI,VGA显示。同时，产品特别注重DDR4双通道内存、PCIe、USB3.0和SATA3.0等高速串行总线的信号完整性设计，以及高性能和宽温环境下的电源可靠性设计，以确保该VPX计算机在车载、舰载、机载等多种恶劣环境下的可靠性运行。

天线采用标准增益喇叭天线，指标参数如下：

工作频率范围：26.5-40GHz；电压驻波比：≤1.5；标称增益值：25dB；E面波束宽度：7°～9°；H面波束宽度：7°～11°；接口：K2.92-K；外形尺寸(W×H×L)：80×56×259mm；材料：铜材；质量：600g。

选用的电缆指标参数如下表。

表5电缆指标参数表

表6测试装置电气接口

操作者可通过RS422接口、以太网接口实现对测试仪远程控制。测试仪通讯接口见表7。通讯内容包括：控制界面所有目标参数装订信息(下发)，目标距离、速度、多普勒、信号功率、频率等目标及测试仪工作状态信息(回传)。

表7测试装置通讯接口

测试装置的RS422串行通讯接口在通讯电缆长度大于50m的情况下可保持数据传输的正确性。测试仪主机上的RS422串行通讯口芯线定义可参照标准接口定义设计，搭配通讯线缆引出的RS422接口须采用DB9孔头。

本实用新型的工作原理为：射频单元上电后，设备可以通过SPI接口对收/发信道的工作状态、温度、本振锁定状态、当前工作频点、发射信道号、接收信道号查询。自检完成后设备进入模式选择。射频单元可工作在自检、正常工作模式。工作式后，设备进行对应衰减设置、开关切换、频点调整等处理，最后更新相关状态后再进行更新存储，然后重复以上过程。

射频接收通道在接收到射频信号后，首先进行限幅，然后再经过耦合器、滤波、衰减、放大等调理后直接下变到0.4GHz～4.4GHz中频。中频接收信道主要是将来至设备外部单元的2.5GHz～5.5GHz信号经过耦合器、滤波、衰减调理后先上变到14.5GHz～17.5GHz，然后再下变到1GHz～4GHz中频。本振单元主要是产生射频接收信道和中频接收信道的本振频率。其中变频信道本振输出频率32.6GHz。由锁相环先产生16.3GHz电平，经过滤波放大后倍频到32.6GHz，然后再经过滤波放大输出到射频接收信道的混频接口。中频调理信道本振分别产生20GHz和18.5GHz两个点频，与中频接收信道混频器经过两次混频下变到1GHz～4GHz输出。两路中频信号经过中频耦合器后，耦合输出支路检波判断，用于收发信道硬件状态的自检。耦合主输出通道经过开关切换分成3路，其中1路输出备用，另1路输出到后级数字AD采样处理，还有一路直接输出到设备面板。

对于发射信道，正常工作时两路发射信道同时工作。发射信道每路中频输入信号是直接来至DA的2.5GHz～3.5GHz中频。

本实用新型中滤波器、DC/DC变换器、LDO稳压器、衰减器、开关、频率综合器、检波器、耦合器、功分器、限幅器、ADC芯片，DAC芯片、FPGA芯片等等电子元器件，都是现有的成熟技术和产品，可采购或自研，如LDO稳压器采购型号为ADI LT1764。本实用新型仅将这些电子元器件进行集成，不涉及对这些电子元器件的改进。信号处理模块器件中的信号处理算法，也为现有技术，示例性的，本领域技术人员可参考洪一、陈伯孝著《雷达信号处理芯片技术》，2017年国防工业出版社，或采购现有芯片，如ADI公司或飞思卡尔公司的信号处理芯片，现有芯片已将本实用新型中的信号处理算法用硬件实现。本实用新型的改进在于将现有成熟的电子元器件集成到VPX总线插槽结构的机箱中，以进行后续的硬件升级或维修更换。

本实用新型的有益效果如下：

采用一体化VPX机箱设计，便于通过VPX插槽进行扩展升级或维修更换。

本文所使用的词语“优选的”意指用作实例、示例或例证。本文描述为“优选的”任意方面或设计不必被解释为比其他方面或设计更有利。相反，词语“优选的”的使用旨在以具体方式提出概念。如本申请中所使用的术语“或”旨在意指包含的“或”而非排除的“或”。即，除非另外指定或从上下文中清楚，“X使用A或B”意指自然包括排列的任意一个。即，如果X使用A；X使用B；或X使用A和B二者，则“X使用A或B”在前述任一示例中得到满足。

而且，尽管已经相对于一个或实现方式示出并描述了本公开，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本公开包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件(例如元件等)执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本公开的示范性实现方式中的功能的公开结构不等同。此外，尽管本公开的特定特征已经相对于若干实现方式中的仅一个被公开，但是这种特征可以与如可以对给定或特定应用而言是期望和有利的其他实现方式的一个或其他特征组合。而且，就术语“包括”、“具有”、“含有”或其变形被用在具体实施方式或权利要求中而言，这样的术语旨在以与术语“包含”相似的方式包括。

本实用新型实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以多个或多个以上单元集成在一个模块中。

综上所述，上述实施例为本实用新型的一种实施方式，但本实用新型的实施方式并不受所述实施例的限制，其他的任何背离本实用新型的精神实质与原理下所做的改变、修饰、代替、组合、简化，均应为等效的置换方式，都包含在本实用新型的保护范围之内。

Claims (6)

1.一种主动雷达导引头测试装置，其特征在于，包括一体化机箱、射频前端模块、信号处理模块、显控模块，所述一体化机箱包括机箱箱体和电源模块，所述射频前端模块包括本振模块、接收模块和发射模块，所述信号处理模块包括ADC模块、DAC模块，所述显控模块包括计算机板和显示器；附属设备包括天线和电缆；射频前端模块、信号处理模块、显控模块安装在一体化机箱的VPX插槽中，各模块之间通过插槽进行通信连接；所述ADC模块与接收模块连接，DAC模块与发射模块连接；

所述接收模块包括依次连接的限幅器、第一下变频器、开关、第一低通滤波器、和开关功分器，所述限幅器连接天线，所述开关功分器连接ADC模块，所述开关还连接耦合器，所述耦合器连接第二下变频器，所述第一下变频器和第二下变频器分别通过接收本振模块连接本振模块；所述接收模块包括双通道，每个通道包括依次连接的上变频器和第二低通滤波器，所述上变频器通过发射通道连接天线，所述第二低通滤波器连接DAC模块。

2.根据权利要求1所述的主动雷达导引头测试装置，其特征在于，接收模块将来自天线的毫米波信号通过限幅器、第一下变频器、第一低通滤波器后，下变频到0.4GHz～4.4GHz中频，同时将设备外部单元的2.5GHz～5.5GHz信号变频到0.4GHz～4.4GHz中频范围；两路信号通过开关功分器切换选择后，再通过开关功分器切换输出，其中1路输出备用，另1路输出到后级数字AD采样处理，还有1路输出到面板监测。

3.根据权利要求1所述的主动雷达导引头测试装置，其特征在于，本振模块包括本振单元、时钟单元，电源处理单元以及控制单元，本振单元产生发射通道的本振频率，时钟单元处理内外参考信号同步，同时产生各种系统所需的参考时钟信号，电源处理单元将外部输入的高压经DC/DC转换器后再经LDO低压稳压器转换成+5V或者+3.3V，控制单元包括内部高速FPGA，将外部输入的并行频率码经内部高速FPGA译码后控制DDS频率输出及相应开关切换，实现快速跳频。

4.根据权利要求3所述的主动雷达导引头测试装置，其特征在于，所述本振单元中耦合器接收外参考输入，并分别连接检波器和开关，开关依次连接第一锁相环、晶振和第一开关功分器，所述开关功分器分别连接第二锁相环，第三锁相环、第四锁相环、第五锁相环和10分频器，所述第二锁相环连接时钟单元，产生10～12GHz时钟信号，所述第三锁相环和第四锁相环连接2选1开关，2选1开关连接时钟单元，产生5.5GHz和6GHz时钟信号，第五锁相环连接时钟单元产生3.5GHz时钟信号，再连接2倍频和时钟单元，产生1～1.5GHz时钟信号，1～1.5GHz时钟信号和5.5GHz、6GHz时钟信号叠加后，连接第二开关功分器，产生6.5～7G时钟信号和7～7.5G时钟信号后，再依次连接第三开关功分器、2倍频和时钟单元，产生13～15GHz时钟信号，再连接2倍频和时钟单元，产生26～30GHZ时钟信号；

所述电源处理单元包括DC/DC变换器和LDO低压线性稳压器，DC/DC变换器通过VPX插槽连接12V电源并进行直流电压转换，通过LDO输出5V电压和3.3V电压。

5.根据权利要求1所述的主动雷达导引头测试装置，其特征在于，所述测试装置还包括附属设备，所述附属设备包括天线和电缆，所述天线为标准增益喇叭天线，所述电缆包括射频电缆、中频电缆和网线。

6.根据权利要求1所述的主动雷达导引头测试装置，其特征在于，所述计算机板基于Intel的VPX刀片式计算机。