CN219225477U

CN219225477U - 一种基于cpld的多路电源上电时序控制电路

Info

Publication number: CN219225477U
Application number: CN202320046562.4U
Authority: CN
Inventors: 王强
Original assignee: Hefei Zhuoyi Hengtong Information Security Co Ltd
Current assignee: Hefei Zhuoyi Hengtong Information Security Co Ltd
Priority date: 2023-01-05
Filing date: 2023-01-05
Publication date: 2023-06-20
Anticipated expiration: 2033-01-05

Abstract

本实用新型提供一种基于CPLD的多路电源上电时序控制电路，包括CPLD模块、逻辑电路以及多个电源模块，CPLD模块接收开机信号，且按照预设的上电时序，和逻辑电路提供使能信号至多个电源模块。多个电源模块包括多个第一电源模块和至少一个第二电源模块。CPLD模块连接至各第一电源模块的使能端、PowerGood信号端以及各第二电源模块的PowerGood信号端。逻辑电路的与非门经RC电路连接至反相器的输入端，反相器的输出端连接至相对应的一第二电源模块的使能端，与非门的两个输入端均受控于CPLD模块，或者其中一输入端受控于CPLD模块而另一输入端连接至上电时序位于逻辑电路所连接的第二电源模块前一位的电源模块的PowerGood信号端。本实用新型既能适用于复杂的环境又能节省CPLD资源。

Description

一种基于CPLD的多路电源上电时序控制电路

技术领域

本实用新型涉及通信技术领域，尤其涉及一种基于CPLD的多路电源上电时序控制电路。

背景技术

上电时序，是指主板上的供电，从最初的电压适配器的电压输入，至最终的中央处理器供电的产生，都有严格的开启顺序。主板对上电的要求非常严格，因此需要进行上电时序控制，也就是要求时序控制电路按照一定的开启顺序，在限定的时间内对相应设备的电源发出使能信号即Enable信号，使得电源对该设备供电，并在检测到设备的电源返回的上电PowerGood信号时，再继续向下一个设备的电源发出使能信号，进行下一个设备的上电。

传统的时序控制电路通常可以由嵌入式控制器实现或者由CPLD模块实现。然而，采用嵌入式控制器实现时序控制电路，编程复杂，而且大部分的嵌入式控制器只能在零至六十摄氏度工作，使用温度较窄，适用环境受限，不能满足很多需要在更为苛刻的环境下工作的设备的需求，例如，军工设备通常需要能够适用于零下四十至零上八十摄氏度的环境中，采用嵌入式控制器实现的时序控制电路无法满足这一要求。

至于采用CPLD模块实现的时序控制电路，虽然CPLD模块具有较好的温度特性和稳定性，更能适用于复杂的环境，但是单独采用CPLD模块实现时序控制电路，会占用较多的CPLD资源，影响CPLD于其他方面的使用，导致无法满足系统的资源需求。

因此，如何使得上电时序控制电路既能够适用于复杂的环境又能节省CPLD资源是亟待解决的问题。

实用新型内容

本实用新型的目的在于提供一种基于CPLD的多路电源上电时序控制电路，其结合CPLD模块和逻辑电路实现上电时序控制，既能够适用于复杂的环境又能节省CPLD资源。

为实现上述目的，本实用新型提供一种基于CPLD的多路电源上电时序控制电路，包括CPLD模块、至少一个逻辑电路以及多个电源模块，所述CPLD模块接收开机信号，且按照预设的上电时序，和所述至少一个逻辑电路提供使能信号至所述多个电源模块，其中，所述多个电源模块包括多个第一电源模块和至少一个第二电源模块，所述CPLD模块连接至各所述多个第一电源模块的使能端、PowerGood信号端以及各所述至少一个第二电源模块的PowerGood信号端；各所述至少一个逻辑电路包括与非门、至少一个RC电路以及与所述至少一个RC电路相对应的至少一个反相器，各所述至少一个RC电路的一端连接至所述与非门的输出端，另一端连接至相对应的所述反相器的输入端，所述反相器的输出端连接至相对应的一所述第二电源模块的使能端；且当所述反相器的输出端对应连接的所述第二电源模块位于上电时序的首位时，所述与非门的两个输入端均受控于连接至所述CPLD模块；当所述反相器的输出端对应连接的所述第二电源模块位于上电时序除首位外的其他位置时，所述与非门的两个输入端中的第一输入端受控于连接至所述CPLD模块，第二输入端连接至上电时序位于所述反相器的输出端对应连接的所述第二电源模块前一位的电源模块的PowerGood信号端。

所述第一电源模块对于时序精度的要求高于所述第二电源模块对于时序精度的要求。

所述CPLD模块接收到来自所述上电时序位于所述反相器的输出端对应连接的所述第二电源模块前一位的电源模块的PowerGood信号端的高电平信号时，控制所述与非门的所述第一输入端呈高电平，所述反相器的输出端则相应输出使能信号至对应连接的所述第二电源模块。

所述逻辑电路的数量为一个，所述第二电源模块的数量为一个，所述逻辑电路包括所述与非门、一个所述RC电路以及与所述RC电路相对应的所述反相器；所述与非门的输出端连接至所述RC电路的输入端，所述RC电路的输出端连接至所述反相器的输入端，所述反相器的输出端连接至所述第二电源模块的使能端。

所述逻辑电路的数量为一个，所述第二电源模块的数量为多个，所述逻辑电路包括所述与非门、多个所述RC电路以及多个所述反相器；所述与非门的输出端连接至所述多个RC电路的输入端，各所述多个RC电路的输出端连接至一相对应的所述反相器的输入端，各所述多个反相器的输出端连接至一相对应的所述第二电源模块的使能端；所述多个RC电路的延迟时间不同。

所述逻辑电路的数量为多个，所述第二电源模块的数量为多个，各所述多个逻辑电路包括所述与非门、一个所述RC电路以及与所述RC电路相对应的所述反相器，其中，所述与非门的输出端连接至所述RC电路的输入端，所述RC电路的输出端连接至所述反相器的输入端，所述反相器的输出端连接至与所述逻辑电路相对应的所述第二电源模块的使能端；所述多个逻辑电路的多个所述RC电路的延迟时间相同或不同。

所述逻辑电路的数量为多个，所述第二电源模块的数量为多个，各所述多个逻辑电路包括所述与非门、多个所述RC电路以及多个所述反相器，所述与非门的输出端连接至所述多个RC电路的输入端，各所述多个RC电路的输出端连接至一相对应的所述反相器的输入端，各所述多个反相器的输出端连接至一相对应的所述第二电源模块的使能端；各所述多个逻辑电路的多个RC电路的延迟时间不同。

所述RC电路包括第一电阻、第二电阻、第一电容和第一二极管，所述第一电阻的第一端连接至所述与非门的输出端，所述第一电阻的第二端连接至所述第二电阻的第一端，所述第二电阻的第二端连接至所述反相器的输入端；所述第一电容的一端连接至所述第二电阻的第二端，另一端连接至3.3V供电电压；所述第一二极管的阳极连接至所述第一电阻的第一端，阴极连接至所述第一电阻的第二端。

所述RC电路包括第三电阻和第二电容，所述第三电阻的第一端连接至所述与非门的输出端，所述第三电阻的第二端连接至所述反相器的输入端；所述第二电容的一端连接至所述第一电阻的第二端，另一端连接至3.3V供电电压。

所述RC电路包括第四电阻、第五电阻、第三电容和第二二极管，所述第四电阻的第一端连接至所述与非门的输出端，所述第四电阻的第二端连接至所述第五电阻的第一端，所述第五电阻的第二端连接至所述反相器的输入端；所述第二电容的一端连接至所述第五电阻的第二端，另一端连接至3.3V供电电压；所述第二二极管的阴极连接至所述第四电阻的第一端，阳极连接至所述第四电阻的第二端。

本实用新型的有益效果：本实用新型的基于CPLD的多路电源上电时序控制电路，将CPLD模块和逻辑电路相结合，采用CPLD加逻辑电路的混合时序控制模式，实现多路电源上电时序控制电路，由于CPLD模块和逻辑电路20均具有较好的温度特性和稳定性，能够适用于复杂的环境，因此本实用新型能够具有很强的稳定性和非易失性，适用于复杂的使用环境，满足大多数民用工业以及军工的要求；而且，由于逻辑电路分担了部分电源模块的时序控制，无需CPLD模块单独承担所有电源模块的时序控制，从而节省了CPLD资源，以使其可以实现更多的功能，更能满足系统的资源需求；进一步地，本实用新型可以采用CPLD模块进行对于时序精度有要求的电源模块的时序控制，采用逻辑电路进行对于时序精度没有明确要求的电源模块的时序控制，能够使得本实用新型对于时序的控制更为精确，既节省了上电时间、满足上电时序的要求，又能够满足时序控制精确的要求。

附图说明

为了能更进一步了解本实用新型的特征以及技术内容，请参阅以下有关本实用新型的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本实用新型加以限制。

附图中，

图1为本实用新型的基于CPLD的多路电源上电时序控制电路的结构框图。

图2为本实用新型的基于CPLD的多路电源上电时序控制电路的逻辑电路的一实施例的结构框图。

图3为本实用新型的基于CPLD的多路电源上电时序控制电路的一实施例的上电时序图。

图4为本实用新型的基于CPLD的多路电源上电时序控制电路的逻辑电路的另一实施例的结构框图。

图5为本实用新型的基于CPLD的多路电源上电时序控制电路的逻辑电路的一实施例的电路接线图。

具体实施方式

为更进一步阐述本实用新型所采取的技术手段及其效果，以下结合本实用新型的优选实施例及其附图进行详细描述。

如图1所示，本实用新型的基于CPLD的多路电源上电时序控制电路，包括CPLD模块10、至少一个逻辑电路20(图1中以两个逻辑电路作为示例，亦可以只采用其中之一，且不限于此)以及多个电源模块30，所述多个电源模块30分别用于对多个设备供电。多个电源模块30包括多个第一电源模块31和至少一个第二电源模块32(图1中以两个第二电源模块32作为示例，亦可以只采用其中之一，且不限于此)，其中，CPLD模块10提供使能信号至第一电源模块31，以使第一电源模块31为对应的设备供电；逻辑电路20提供使能信号至第二电源模块31，以使第二电源模块31为对应的设备供电。

需要说明的是，在本实用新型中，用第一电源模块31表示由CPLD模块10提供使能信号以进行上电的设备的电源，用第二电源模块32表示由逻辑电路20提供使能信号以进行上电的设备的电源，并不代表多个第一电源模块31或者至少一个第二电源模块32的结构相同。

具体地，CPLD模块10接收开机信号，并在接收到开机信号之后，按照预设的上电时序，和逻辑电路20一起，提供使能信号至多个电源模块30。

其中，CPLD模块10连接至各第一电源模块31的使能端、PowerGood信号端以及各第二电源模块32的PowerGood信号端。

如图2所示，逻辑电路20包括与非门21、至少一个RC电路22(图2中以一个RC电路作为示例，但不限于此)以及与至少一个RC电路22相对应的至少一个反相器23。其中，RC电路22的一端连接至与非门21的输出端，另一端连接至相对应的反相器23的输入端，反相器23的输出端则连接至相对应的一第二电源模块32的使能端；与非门21的两个输入端的连接则分为如下情况：当反相器23的输出端对应连接的第二电源模块32位于上电时序的首位时，与非门21的两个输入端均受控于CPLD模块10(如图1中位于上方的逻辑电路20)；当反相器23的输出端对应连接的第二电源模块位于上电时序除首位外的其他位置时，与非门21的两个输入端中的第一输入端受控于CPLD模块10，第二输入端连接至上电时序位于所述反相器23的输出端对应连接的第二电源模块32前一位的电源模块的PowerGood信号端(如图1中位于下方的逻辑电路20)。

由此，本实用新型的基于CPLD的多路电源上电时序控制电路在工作时，CPLD模块10和逻辑电路20可以由CPLD模块10控制，按照预设的上电时序，提供使能信号给多个电源模块30，也就是说按照预设的上电时序，发送使能信号至当前的电源模块30，使得当前的电源模块30对相应的设备供电，并在收到当前的电源模块30返回的PowerGood信号之后，再向时序上的下一个电源模块30发出使能信号，进行下一个设备的上电，直到完成所有电源模块30对相应设备的上电。

其中，当逻辑电路20对应连接的第二电源模块32位于上电时序的首位(如图1中位于上方的逻辑电路20)时，CPLD模块10在接收到开机信号时，控制逻辑电路20的与非门21的两个输入端呈高电平，则所述逻辑电路20输出使能信号至其对应连接的第二电源模块32。

当逻辑电路20对应连接的第二电源模块32位于上电时序除首位外的其他位置(如图1中位于下方的逻辑电路20)时，CPLD模块10在接收到来自上电时序位于逻辑电路20对应连接的第二电源模块32前一位的电源模块的PowerGood信号端的高电平信号时，控制逻辑电路20的与非门21的第一输入端呈高电平，此时，与非门21的第二输入端同样接收到来自所述上电时序位于前一位的电源模块的PowerGood信号端的高电平信号，因此，逻辑电路20输出使能信号至其对应连接的第二电源模块32。所述上电时序位于逻辑电路20对应连接的第二电源模块32前一位的电源模块，可以是第一电源模块31，也可以是第二电源模块32。

本实用新型采用CPLD模块10和逻辑电路20相结合，实现多路电源上电时序控制电路，由于CPLD模块10和逻辑电路20均具有较好的温度特性和稳定性，能够适用于复杂的环境，因此本实用新型有很强的稳定性和非易失性，适用于复杂的使用环境，满足大多数民用工业以及军工的要求；而且在本实用新型中，逻辑电路20分担了部分电源模块的时序控制，无需CPLD模块单独承担所有电源模块的时序控制，从而节省了CPLD资源，以使其可以实现更多的功能，能更好地满足系统的资源需求。

进一步地，第一电源模块31对于时序精度的要求可以高于第二电源模块32对于时序精度的要求，例如，第一电源模块31对于时序精度的要求为几十或几百个毫秒，第二电源模块32则对时序精度没有要求，或只要求大于零即可，如此，利用逻辑电路20实现对于时序精度没有太多要求的第二电源模块32的时序控制，利用CPLD模块10实现对于时序精度有要求的第一电源模块31的时序控制，能够使得本实用新型的多路电源上电时序控制电路对于时序的控制更为精确，既节省了上电时间、满足上电时序的要求，又能够满足时序控制精确的要求。

举例说明，如图3所示，为本实用新型的基于CPLD的多路电源上电时序控制电路的一实施例的上电时序图，其中电源模块A为一第二电源模块，电源模块B-G则分别为第一电源模块，其上电顺序为A-B-C-D-E-F-G，相邻两个电源模块之间的时序精度要求(时间间隔)则如下表所示：

时序要求	时序精度要求
		T1	大于0
T2	10ms～20ms
		T3	0～200ms
T4	5～10ms
		T5	10ms～20ms
T6	大于20ms

由上表可知T1时序在时序精度上没有过多要求，因此将电源模块A作为第二电源模块，由逻辑电路20来进行上电控制；T2-T6时序在时序精度上均有所要求，因此将电源模块B-G分别作为第一电源模块，由CPLD模块10来进行上电控制。

本实用新型的基于CPLD的多路电源上电时序控制电路中，逻辑电路的数量20的数量以及各逻辑电路20对应连接的第二电源模块32的数量，可以根据具体时序控制需求进行具体设置。

在一实施例中，逻辑电路20的数量为一个，第二电源模块32的数量为一个，逻辑电路20包括与非门21、一个RC电路22以及与RC电路22相对应的反相器23(如图2所示的逻辑电路20)，其中，与非门21的输出端连接至RC电路22的输入端，RC电路22的输出端连接至反相器23的输入端，反相器22的输出端连接至第二电源模块32的使能端。

在一实施例中，逻辑电路20的数量为一个，第二电源模块32的数量为多个，逻辑电路20包括与非门21、多个RC电路22以及多个反相器23(如图4所示的逻辑电路20A)，其中，与非门21的输出端连接至各RC电路22的输入端，各RC电路22的输出端连接至一相对应的反相器23的输入端，各反相器23的输出端连接至一相对应的第二电源模块32的使能端。所述多个RC电路22的延迟时间不同。该实施例适用于所述多个第二电源模块32在上电时序上是连续的。

在一实施例中，逻辑电路20的数量为多个，第二电源模块32的数量为多个，各逻辑电路20包括与非门21、一个RC电路22以及与RC电路22相对应的反相器23(如图2所示的逻辑电路20)，其中，与非门21的输出端连接至RC电路22的输入端，RC电路22的输出端连接至反相器23的输入端，反相器23的输出端连接至与所述逻辑电路20相对应的第二电源模块32的使能端。本实施例中的多个逻辑电路的多个RC电路22的延迟时间可以相同或不同，多个第二电源模块32在上电时序上也无需特别要求。

在一实施例中，逻辑电路20的数量为多个，第二电源模块32的数量为多个，各逻辑电路20包括与非门21、多个RC电路22以及多个反相器23(如图4所示的逻辑电路20A)，其中，与非门21的输出端连接至各RC电路22的输入端，各RC电路22的输出端连接至一相对应的反相器23的输入端，各反相器23的输出端连接至一相对应的第二电源模块32的使能端。各逻辑电路的多个RC电路的延迟时间不同。本实施例中，不同逻辑电路连接的第二电源模块32在上电时序上无需特别要求，同一逻辑电路连接的多个第二电源模块32在上电时序上是连续的。

进一步地，在一实施例中，逻辑电路20中的RC电路22可以包括第一电阻、第二电阻、第一电容和第一二极管，所述第一电阻的第一端连接至逻辑电路20的与非门21的输出端，所述第一电阻的第二端连接至所述第二电阻的第一端，所述第二电阻的第二端连接至逻辑电路20的反相器23的输入端；所述第一电容的一端连接至所述第二电阻的第二端，另一端连接至3.3V供电电压；所述第一二极管的阳极连接至所述第一电阻的第一端，阴极连接至所述第一电阻的第二端。

在一实施例中，逻辑电路20中的RC电路22可以包括第三电阻和第二电容，所述第三电阻的第一端连接至逻辑电路20的与非门21的输出端，所述第三电阻的第二端连接至逻辑电路20的反相器23的输入端；所述第二电容的一端连接至所述第一电阻的第二端，另一端连接至3.3V供电电压。

在一实施例中，逻辑电路20中的RC电路22可以包括第四电阻、第五电阻、第三电容和第二二极管，所述第四电阻的第一端连接至逻辑电路20的与非门21的输出端，所述第四电阻的第二端连接至所述第五电阻的第一端，所述第五电阻的第二端连接至逻辑电路20的反相器23的输入端；所述第二电容的一端连接至所述第五电阻的第二端，另一端连接至3.3V供电电压；所述第二二极管的阴极连接至所述第四电阻的第一端，阳极连接至所述第四电阻的第二端。

如图5所示，为本实用新型的基于CPLD的多路电源上电时序控制电路的逻辑电路的一实施例的电路接线图，其中，逻辑电路20'可以连接至多个第二电源模块。如图5所示，逻辑电路20'包括与非门U26、多个RC电路221-225以及多个反相器U25A-U25E。

其中，与非门U26的两个输入端中输入端1A连接至上电时序位于逻辑电路20'所连接的多个第二电源模块(上电时序连续)的前一位的电源模块的PowerGood信号端VDD_PG(该信号端同时连接至CPLD模块10)，并经电阻R1接地；输入端1B连接至CPLD模块10的一信号输出端SUSBN_L，并经电阻R2接3.3V供电电压；输出端1Y连接至多个RC电路221-225。该与非门U26可采用SN74HC132DR型号的与非门。

RC电路221包括电阻R3、电阻R4、电容C1和二极管D1，其中，电阻R3的第一端连接至与非门U26的输出端1Y，电阻R3的第二端连接至电阻R4的第一端，电阻R4的第二端连接至反相器U25A的输入端1A；电容C1的一端连接至电阻R4的第二端，另一端连接至3.3V供电电压；二极管D1的阳极连接至电阻R3的第一端，阴极连接至电阻R3的第二端；反相器U25A的输出端1Y连接至一第二电源模块的使能端PWR_ON5。

RC电路222包括电阻R5、电阻R6、电容C2和二极管D2，其中，电阻R5的第一端连接至与非门U26的输出端1Y，电阻R5的第二端连接至电阻R6的第一端，电阻R6的第二端连接至反相器U25B的输入端2A；电容C2的一端连接至电阻R6的第二端，另一端连接至3.3V供电电压；二极管D2的阳极连接至电阻R5的第一端，阴极连接至电阻R5的第二端；反相器U25B的输出端2Y连接至一第二电源模块的使能端PWR_ON4。

RC电路223包括电阻R7和电容C3，其中，电阻7的第一端连接至的与非门U26的输出端1Y，电阻R7的第二端连接至反相器U25C的输入端3A；电容C3的一端连接至电阻R7的第二端，另一端连接至3.3V供电电压；反相器U25C的输出端3Y连接至一第二电源模块的使能端PWR_ON3。

RC电路224包括电阻R8、电阻R9、电容C4和二极管D3，其中，电阻R8的第一端连接至与非门U26的输出端1Y，电阻R8的第二端连接至电阻R9的第一端，电阻R9的第二端连接至反相器U25D的输入端4A；电容C4的一端连接至电阻R9的第二端，另一端连接至3.3V供电电压；二极管D3的阴极连接至电阻R8的第一端，阳极连接至电阻R8的第二端；反相器U25D的输出端4Y连接至一第二电源模块的使能端PWR_ON2。

RC电路225包括电阻R10、电阻R11、电容C5和二极管D4，其中，电阻R10的第一端连接至与非门U26的输出端1Y，电阻R10的第二端连接至电阻R11的第一端，电阻11的第二端连接至反相器U25E的输入端5A；电容C5的一端连接至电阻R11的第二端，另一端连接至3.3V供电电压；二极管D4的阴极连接至电阻R10的第一端，阳极连接至电阻R10的第二端；反相器U25E的输出端5Y连接至一第二电源模块的使能端PWR_ON1。

上述逻辑电路20'中，虽然RC电路221和RC电路222具有相同的电路结构，但因其电阻和电容的参数不同，故二者产生的延迟时间可以不同；同样地，虽然RC电路224和RC电路225具有相同的电路结构，但因其电阻和电容的参数不同，故二者产生的延迟时间可以不同。

当逻辑电路20'的与非门U26的输入端1A所连接的电源模块完成上电，即输出PowerGood信号(高电平信号)至与非门U26的输入端1A，并同时发送PowerGood信号至CPLD模块10，CPLD模块10在接收到所述PowerGood信号时，进行下一个电源模块的上电时序，即其信号输出端SUSBN_L输出低电平信号，以控制与非门U26的输入端1B呈高电平，则与非门U26输出低电平至多个RC电路221-225，多个反相器U25A-U25E依不同的RC电路221-225产生的延迟时间，输出高电平使能信号至相应的第二电源模块，使得相应的第二电源模块为设备供电。当然，多个反相器U25A-U25E并不一定均连接有第二电源模块。

综上所述，本实用新型的基于CPLD的多路电源上电时序控制电路，将CPLD模块和逻辑电路相结合，采用CPLD加逻辑电路的混合时序控制模式，实现多路电源上电时序控制电路。由于CPLD模块和逻辑电路均具有较好的温度特性和稳定性，能够适用于复杂的环境，因此本实用新型具有很强的稳定性和非易失性，适用于复杂的使用环境，满足大多数民用工业以及军工的要求。而且，由于逻辑电路分担了部分电源模块的时序控制，无需CPLD模块单独承担所有电源模块的时序控制，从而节省了CPLD资源，以使其可以实现更多的功能，更能满足系统的资源需求，例如CPLD还可以为打印终端(LPT)、脉冲宽度调制(PWM)、风扇控制(FAN CONTORLL)、温度感测(THERMAL SENSE)、通用型输入输出结构(GPIO)提供控制资源。进一步地，本实用新型可以采用CPLD模块进行对于时序精度有要求的电源模块的时序控制，采用逻辑电路进行对于时序精度没有明确要求的电源模块的时序控制，能够使得本实用新型的多路电源上电时序控制电路对于时序的控制更为精确，既节省了上电时间、满足上电时序的要求，又能够满足时序控制精确的要求。

以上所述，对于本领域的普通技术人员来说，可以根据本实用新型的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本实用新型权利要求的保护范围。

Claims

1.一种基于CPLD的多路电源上电时序控制电路，其特征在于，包括CPLD模块、至少一个逻辑电路以及多个电源模块，所述CPLD模块接收开机信号，且按照预设的上电时序，和所述至少一个逻辑电路提供使能信号至所述多个电源模块，其中，所述多个电源模块包括多个第一电源模块和至少一个第二电源模块，所述CPLD模块连接至各所述多个第一电源模块的使能端、PowerGood信号端以及各所述至少一个第二电源模块的PowerGood信号端；各所述至少一个逻辑电路包括与非门、至少一个RC电路以及与所述至少一个RC电路相对应的至少一个反相器，各所述至少一个RC电路的一端连接至所述与非门的输出端，另一端连接至相对应的所述反相器的输入端，所述反相器的输出端连接至相对应的一所述第二电源模块的使能端；且当所述反相器的输出端对应连接的所述第二电源模块位于上电时序的首位时，所述与非门的两个输入端均受控于连接至所述CPLD模块；当所述反相器的输出端对应连接的所述第二电源模块位于上电时序除首位外的其他位置时，所述与非门的两个输入端中的第一输入端受控于连接至所述CPLD模块，第二输入端连接至上电时序位于所述反相器的输出端对应连接的所述第二电源模块前一位的电源模块的PowerGood信号端。

2.根据权利要求1所述的基于CPLD的多路电源上电时序控制电路，其特征在于，所述第一电源模块对于时序精度的要求高于所述第二电源模块对于时序精度的要求。

3.根据权利要求1所述的基于CPLD的多路电源上电时序控制电路，其特征在于，所述CPLD模块接收到来自所述上电时序位于所述反相器的输出端对应连接的所述第二电源模块前一位的电源模块的PowerGood信号端的高电平信号时，控制所述与非门的所述第一输入端呈高电平，所述反相器的输出端则相应输出使能信号至对应连接的所述第二电源模块。

4.根据权利要求1所述的基于CPLD的多路电源上电时序控制电路，其特征在于，所述逻辑电路的数量为一个，所述第二电源模块的数量为一个，所述逻辑电路包括所述与非门、一个所述RC电路以及与所述RC电路相对应的所述反相器；所述与非门的输出端连接至所述RC电路的输入端，所述RC电路的输出端连接至所述反相器的输入端，所述反相器的输出端连接至所述第二电源模块的使能端。

5.根据权利要求1所述的基于CPLD的多路电源上电时序控制电路，其特征在于，所述逻辑电路的数量为一个，所述第二电源模块的数量为多个，所述逻辑电路包括所述与非门、多个所述RC电路以及多个所述反相器；所述与非门的输出端连接至所述多个RC电路的输入端，各所述多个RC电路的输出端连接至一相对应的所述反相器的输入端，各所述多个反相器的输出端连接至一相对应的所述第二电源模块的使能端；所述多个RC电路的延迟时间不同。

6.根据权利要求1所述的基于CPLD的多路电源上电时序控制电路，其特征在于，所述逻辑电路的数量为多个，所述第二电源模块的数量为多个，各所述多个逻辑电路包括所述与非门、一个所述RC电路以及与所述RC电路相对应的所述反相器，其中，所述与非门的输出端连接至所述RC电路的输入端，所述RC电路的输出端连接至所述反相器的输入端，所述反相器的输出端连接至与所述逻辑电路相对应的所述第二电源模块的使能端；所述多个逻辑电路的多个所述RC电路的延迟时间相同或不同。

7.根据权利要求1所述的基于CPLD的多路电源上电时序控制电路，其特征在于，所述逻辑电路的数量为多个，所述第二电源模块的数量为多个，各所述多个逻辑电路包括所述与非门、多个所述RC电路以及多个所述反相器，所述与非门的输出端连接至所述多个RC电路的输入端，各所述多个RC电路的输出端连接至一相对应的所述反相器的输入端，各所述多个反相器的输出端连接至一相对应的所述第二电源模块的使能端；各所述多个逻辑电路的多个RC电路的延迟时间不同。

8.根据权利要求1所述的基于CPLD的多路电源上电时序控制电路，其特征在于，所述RC电路包括第一电阻、第二电阻、第一电容和第一二极管，所述第一电阻的第一端连接至所述与非门的输出端，所述第一电阻的第二端连接至所述第二电阻的第一端，所述第二电阻的第二端连接至所述反相器的输入端；所述第一电容的一端连接至所述第二电阻的第二端，另一端连接至3.3V供电电压；所述第一二极管的阳极连接至所述第一电阻的第一端，阴极连接至所述第一电阻的第二端。

9.根据权利要求8所述的基于CPLD的多路电源上电时序控制电路，其特征在于，所述RC电路包括第三电阻和第二电容，所述第三电阻的第一端连接至所述与非门的输出端，所述第三电阻的第二端连接至所述反相器的输入端；所述第二电容的一端连接至所述第一电阻的第二端，另一端连接至3.3V供电电压。

10.根据权利要求9所述的基于CPLD的多路电源上电时序控制电路，其特征在于，所述RC电路包括第四电阻、第五电阻、第三电容和第二二极管，所述第四电阻的第一端连接至所述与非门的输出端，所述第四电阻的第二端连接至所述第五电阻的第一端，所述第五电阻的第二端连接至所述反相器的输入端；所述第二电容的一端连接至所述第五电阻的第二端，另一端连接至3.3V供电电压；所述第二二极管的阴极连接至所述第四电阻的第一端，阳极连接至所述第四电阻的第二端。