CN110869877A - 串联电路、电路板及计算设备 - Google Patents

Abstract

一种串联电路、电路板及计算设备，该串联电路包括：至少两个芯片组，在每个所述芯片组中芯片之间串行连接；针对每个芯片组中的第一芯片，所述第一芯片的第一电压输入端与同芯片组中与其相邻的第二芯片的第一电压输出端连接，所述第一芯片的第二电压输入端与另一芯片组中的第三芯片的第二电压输出端连接，由所述第一电压输出端和所述第二电压输出端共同为所述第一芯片供电。该串联电路实现了具有两个主工作电压的芯片的串联供电，可以降低电路器件成本。

Description

串联电路、电路板及计算设备

技术领域

本申请涉及集成电路技术领域，例如涉及一种串联电路、电路板及计算设备。

背景技术

随着云计算和服务器级别的大规模计算持续快速发展，以及全球对环境保护和节能意识的提升，能源使用效率变成了在硬件计算体系里一个非常重要的指标。目前基于大规模集成电路的计算设备采用传统并联电源架构存在电流过大、能源使用效率低等显著缺点，并且增加了芯片电路设计的要求和生产设计的成本。随着半导体工艺的发展，芯片的工作电源电压越来越低，工作电流越来越大，为了最大化电源的转换效率，现有技术在印刷电路板(PCB)上开始采取芯片串联的供电方式，即多组芯片采用相互串联的方式，在电源输入端和接地端之间形成多级串联的电压域。这种串联供电架构可以有效地减小电路整体供电电流，提高电源转换效率，并且可以降低电源转换部分电路器件的成本。

但是，本公开的发明人发现，在计算机、服务器、显卡或其他集成计算阵列中，在基于CPU/GPU的计算架构下使用这种串联供电架构还存在一些难点。现有的计算架构下，有两个不同电压的主电压源都存在较大的电流，例如VDD和VDDQ，现有的串联供电架构无论是以VDD还是VDDQ作为电源主路径，都无法同时对两个电源路径进行串联供电。这是因为VDD和VDDQ存在固定的电压差，如果两个电压在某一级上电压可以协同，那就意味着在这一级的上一级或下一级两者的电压无法正好配合给芯片供电。因此，如何减少集成电路整体的供电电流，提升电源转换效率，降低电路器件成本，成为亟需解决的技术问题。

上述背景技术内容仅用于帮助理解本申请，而并不代表承认或认可所提及的任何内容属于相对于本申请的公知常识的一部分。

发明内容

本公开实施例提供一种串联电路、电路板及计算设备，用于实现电路板中芯片的两个主工作电压的串联供电，降低电路器件成本。

本公开实施例的第一方面提供了一种串联电路，包括：

至少两个芯片组，在每个所述芯片组中芯片之间串行连接；

针对每个芯片组中的第一芯片，所述第一芯片的第一电压输入端与同芯片组中与其相邻的第二芯片的第一电压输出端连接，所述第一芯片的第二电压输入端与另一芯片组中的第三芯片的第二电压输出端连接，由所述第一电压输出端和所述第二电压输出端共同为所述第一芯片供电。

本公开实施例的第二个方面提供一种串联电路，包括：

至少一个第一芯片组及至少一个第二芯片组，在每个第一芯片组及每个第二芯片组中芯片之间串行连接；

针对每个第一芯片组，所述第一芯片组中的第i个芯片的第一电压输入端与同芯片组中的第i+1个芯片的电压输出端连接，所述第一芯片组中的第i个芯片的第二电压输入端与至少一个第二芯片组中的第i+1个芯片的电压输出端连接，i＝1,2,…,m，m为第一芯片组中芯片的个数；

针对每个第二芯片组，所述第二芯片组中的第j个芯片的第一电压输入端与同芯片组中的第j+1个芯片的电压输出端连接，所述第二芯片组中的第j个芯片的第二电压输入端与至少一个第一芯片组中的第j+2个芯片的电压输出端连接，j＝1,2,…,n，n为第二芯片组中芯片的个数。

本公开实施例第三个方面提供了一种电路板，包括：上述第一个方面或第二个方面提供的串联电路。

本公开实施例第四个方面提供了一种电路板，包括：上述第二个方面提供的串联电路。

其中，各第一芯片组均排列在各第二芯片组的左侧或右侧；或者，

各第一芯片组与各第二芯片组相间排列。

本公开实施例的第五个方面提供了一种计算设备，包括上述第一个方面或第二个方面提供的串联电路。

附图说明

一个或多个实施例通过与之对应的附图进行示例性说明，这些示例性说明和附图并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，附图不构成比例限制，并且其中：

图1是根据一示例性实施例示出的一种串联电路实施例一的示意图；

图2是根据一示例性实施例示出的一种串联电路实施例二的示意图；

图3是根据一示例性实施例示出的一种串联电路实施例三的示意图；

图4是根据一示例性实施例示出的一种串联电路实施例四的示意图；

图5是根据一示例性实施例示出的一种串联电路实施例五的示意图；

图6是根据一示例性实施例示出的一种串联电路实施例六的示意图；

图7是根据一示例性实施例示出的一种串联电路实施例七的示意图；

图8是根据一示例性实施例示出的一种串联电路实施例八的示意图；

图9是根据一示例性实施例示出的一种串联电路实施例九的示意图；

图10是根据一示例性实施例示出的一种串联电路实施例十的示意图；

图11是根据一示例性实施例示出的一种电路板实施例一的示意图；

图12是根据一示例性实施例示出的一种电路板实施例二的示意图；

图13是根据一示例性实施例示出的一种电路板实施例三的示意图；

图14是根据一示例性实施例示出的一种电路板实施例四的示意图；

图15是根据一示例性实施例示出的一种计算设备实施例一的示意图；

图16是根据一示例性实施例示出的一种计算设备实施例二的示意图。

具体实施方式

为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或多个实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构和装置可以简化展示。

本公开实施例提供了一种串联电路，该串联电路可以设置在电路板中。参见图1，图1是根据一示例性实施例示出的一种串联电路实施例一的示意图，包括：至少两个芯片组，在每个所述芯片组中芯片之间串行连接；

针对每个芯片组中的第一芯片，所述第一芯片的第一电压输入端与同芯片组中与其相邻的第二芯片的第一电压输出端连接，所述第一芯片的第二电压输入端与另一芯片组中的第三芯片的第二电压输出端连接，由所述第一电压输出端和所述第二电压输出端共同为所述第一芯片供电。

需要说明的是，本实施例中，芯片的第一电压输入端以及第二电压输入端均为芯片的主工作电压输入端，如可为芯片的Core(内核)电压以及Memory(存储)电压，如分别可为0.5V以及0.75V。除此之外，每一个芯片还可包括两个辅助电压，如0.8V以及1.8V，本实施例对此不作任何限定。

其中，第一芯片可以是任意一个芯片组中的任意一个芯片，第三芯片可以是另一芯片组中任意一个满足以下条件的芯片：第三芯片的电压输出端(即第二电压输出端)的电压高于或等于第一芯片的第二电压输入端需要的电压。以芯片组1中第3个芯片作为第一芯片为例，其第二电压输入端与芯片组2中的第4个芯片的电压输出端连接，由芯片组1中的第4个芯片(即图1中所示的第二芯片)的电压输出端和芯片组2中的第4个芯片(即图1中所示的第三芯片)的电压输出端共同为第一芯片供电，从而为第一芯片提供两个主工作电压。其他芯片的连接情况与第一芯片类似，图1中未示出。

关于图1中各芯片的第二电压输入端未示出连接关系的折线部分，是表示该芯片的第二电压输入端可以连接另一芯片组中的一个或多个芯片的电压输出端，只要另一芯片组中的芯片的电压输出端的电压大于或等于该芯片的第二电压输入端的标准输入电压即可，因而在图1中没有体现具体连接到另一芯片的电压输出端上，而仅用折线显示出了各芯片的第二电压输入端。

本实施例中，串联电路中的芯片均可为ASIC(Application Specific IntegratedCircuit，应用专用集成电路)芯片，从而能够提升串联电路的数据处理效率。

本实施例中，第一芯片的第二电压输入端可以与芯片组2中任意第三芯片的电压输出端连接，只要第三芯片的电压输出端的电压能够满足第一芯片的第二电压输入端的电压需求即可，本实施例不做限定。

示例性的，若第三芯片的第二电压输出端电压与第一芯片的第二电压输入端需要的标准输入电压相等，则第三芯片的第二电压输出端可以与第一芯片的第二电压输入端直接连接，若第三芯片的第二电压输出端电压高于第一芯片的第二电压输入端需要的标准输入电压，可以通过串联负载器件降压后与第一芯片的第二电压输入端连接。

在一些实施方式中，第三芯片的电压输出端(即第二电压输出端)可以同时为第一芯片所在芯片组的多个芯片供电。具体的，第三芯片的电压输出端可以同时与第一芯片所在芯片组中的其他芯片的第二电压输入端连接，比如图1中芯片组2中的第三芯片的电压输出端还可以通过负载器件与芯片组1中第1个芯片(即接地的最低级芯片)及第2个芯片(与前述第1个芯片串联的芯片)的第二电压输入端连接，为其供电，具体可以根据实际需求设置。

在一些实施方式中，每个芯片组的最后一个芯片(即最高级芯片)的两个电压输入端由电源供电，比如通过DC-DC电路、AC-DC电路与市电连接。每个芯片组的第1个芯片直接或间接与地连接。

在一些实施方式中，该串联电路还可以包括芯片组3、芯片组4等等，即该串联电路可以包括两个以上的芯片组。其中每个芯片组的每个芯片的两个电压输入端都可以是由同芯片组中相邻芯片的电压输出端和其他芯片组中的芯片的电压输出端共同供电。对于需要其他芯片组中芯片供电的情况，具体由哪个其他芯片组的哪个芯片供电可以根据实际需求设置，本实施例不做限定。

本实施例，通过将一芯片组中的第一芯片的第一电压输入端与同芯片组中与其相邻的第二芯片的第一电压输出端连接，第一芯片的第二电压输入端与另一芯片组中第三芯片的第二电压输出端连接，从而由第二芯片的第一电压输出端和第三芯片的第二电压输出端共同为第一芯片供电，实现了具有两个主工作电压的芯片的串联供电，可以减少集成电路整体的供电电流，提升电源转换效率，降低电路器件成本。

以下结合具体的实施例对上述实施例一的技术方案进行扩展和优化。

图2是根据一示例性实施例示出的一种串联电路实施例二的示意图，如图2所示，该串联电路包括两个芯片组，芯片组1包括了5个芯片，芯片组2包括4个芯片，以图2中每个芯片组中靠近地的芯片为第1个芯片，从下到上依次排序，在芯片组1中，以第3个芯片作为第一芯片为例，第4个芯片为第二芯片，第3个芯片的第一电压输入端与第4个芯片的电压输出端(即第一电压输出端)连接，第3个芯片的第二电压输入端与芯片组2中第4个芯片(即第三芯片)的电压输出端(即第二电压输出端)连接。这里第一芯片还可以是芯片组1中的第1个芯片，则第二芯片为芯片组1中的第2个芯片，第三芯片为芯片组2中的第2个芯片。第一芯片还可以是芯片组1中第2个芯片，则第二芯片为芯片组1中的第3个芯片，第三芯片为芯片组2中的第3个芯片。第一芯片还可以是芯片组2中的第1个芯片、第2个芯片或第3个芯片等，则第三芯片为芯片组1中的芯片，具体与上述相似，在此不再赘述。这里每个芯片组中芯片的个数仅为示例性说明，芯片组1可以包括m个芯片，芯片组2可以包括n个芯片，m和n均为大于或等于2的整数。比如芯片组1可以包括11个芯片，芯片组2可以包括10个芯片，再比如芯片组1可以包括12个芯片，芯片组2包括12个芯片等等，具体可以根据实际需求进行设置。

在图2中，芯片组1的第1个芯片的电压输出端可以与地连接，芯片组1的第5个芯片的两个电压输入端与电源连接。芯片组2的第1个芯片通过负载器件(比如肖特基二极管、电阻、二极管、buck电路、DC-DC电路、钳制电路等)与地连接。芯片组2的第4个芯片的两个电压输入端与电源连接，若电源电压高于芯片的电压输入端需要的电压时，可以通过降压器件降压后与芯片的电压输入端连接，具体降压方式为现有技术，在此不再赘述。

在一些实施方式中，本实施例的串联电路可以包括至少一个上述芯片组1以及至少一个上述芯片组2。比如可以包括两个芯片组1、一个芯片组2，或者包括一个芯片组1、两个芯片组2，或者包括3个芯片组1、3个芯片组2等等，具体可以根据实际需求设置，本实施例不做限定。

在图2中，第三芯片的第二电压输出端的输出电压等于第一芯片的第二电压输入端的标准输入电压，因此，第三芯片的第二电压输出端可以直接与第一芯片的第二电压输入端连接。

本实施例，通过各芯片组之间，芯片一对一提供另一电压输入端的输入电压，可以进一步降低电路器件成本。

图3是根据一示例性实施例示出的一种串联电路实施例三的示意图，如图3所示，该串联电路包括两个芯片组，对于芯片组1中的第一芯片，其第二电压输入端通过降压器件与第三芯片的第二电压输出端连接，即，当第三芯片的第二电压输出端的输出电压高于所述第二电压输入端的标准输入电压时，第三芯片的第二电压输出端可以通过降压器件与第一芯片的第二电压输入端连接，以使输出到所述第二电压输入端的电压等于所述标准输入电压。图3中仅示例性的示出了部分采用降压器件的连接关系，具体哪些需要连接降压器件可以根据实际需求设置，本实施例不做限定。

图4是根据一示例性实施例示出的一种串联电路实施例四的示意图，如图4所示，该串联电路包括两个芯片组，对于芯片组2中的第三芯片，第三芯片的第二电压输出端同时为芯片组1中的其他芯片供电，由于第三芯片的第二电压输出端与第一芯片的第二电压输入端电压相等，第三芯片的第二电压输出端的电压必然高于芯片组1中第1个芯片及第2个芯片的第二电压输入端的电压，因此可以通过降压器件与芯片组1中第1个芯片及第2个芯片的第二电压输入端连接。即第三芯片的第二电压输出端同时为所述第一芯片所在芯片组中的其他芯片供电。也即第三芯片的第二电压输出端可以同时与第一芯片所在芯片组中的其他芯片的第二电压输入端相连。图4中，仅示例性地示出了其中部分芯片的连接关系，其他芯片的供电方式与已示出的相似，在图4中未示出。

图5是根据一示例性实施例示出的一种串联电路实施例五的示意图，如图5所示，该串联电路还包括第一电压钳制电路及第二电压钳制电路，第一电压钳制电路及第二电压钳制电路连接在电源和地之间。

其中，所述第一电压钳制电路包括至少一个第一输出端，所述第一输出端分别连接至所述第一芯片所在芯片组的某些芯片的第一电压输入端，所述第二电压钳制电路包括至少一个第二输出端，所述第二输出端分别连接至所述第三芯片所在芯片组的某些芯片的第一电压输入端。

当然，在图5中，对电压的钳制方式为：每隔两个芯片钳制一次。在实际应用中，还可每隔多个芯片钳制一次。或者，对每一个芯片的第一电压输入端的电压进行钳制，以提升芯片的安全性，保证电路板的正常运行。

再者，本实施例中，除了可针对一组芯片设置一个电压钳制电路，并通过这一个电压钳制电路的多个输出端进行各芯片的第一电压输入端的电压钳制之外，还可针对每一个芯片设置一个电压钳制电路，以分别对各芯片的第一电压输入端的电压进行钳制，从而保证每一个芯片都可以工作在目标工作电压，提升了串联电路的可适用性和芯片的安全性。

电压钳制电路的具体电路可以为现有技术中任意可实施的电路，本实施例不再赘述。

本实施例，通过为芯片组设置电压钳制电路可以为芯片组中相邻芯片之间的电压输入端提供相应的固定电压，提高串联电路的稳定性。

图6是根据一示例性实施例示出的一种串联电路实施例六的示意图，如图6所示，该串联电路中各芯片的控制信号的传递方向为：从所述第一芯片所在芯片组的第k个芯片传递至所述第三芯片所在芯片组中的第k个芯片，从所述第三芯片所在芯片组中的第k个芯片传递至所述第一芯片所在芯片组的第k+1个芯片，k＝1,2,…,m，m为所述第一芯片所在芯片组的芯片的个数，每个芯片组中的第1个芯片为靠近地的芯片。具体为从芯片组1中的第1个芯片传递至芯片组2中的第1个芯片，从芯片组2中的第1个芯片传递至芯片组1中的第2个芯片，从芯片组1中的第2个芯片传递至芯片组2中的第2个芯片，从芯片组2中的第2个芯片传递至芯片组1中的第3个芯片，依次类推，直至传递完所有芯片。图6中芯片间的连接关系未示出。其中，控制信号可以是指如复位信号、关闭信号、开启信号等控制芯片的信号。当然，也可为其它信号，只要是通过控制器或者控制芯片等发送至各个芯片的控制信号即可，对此不作任何限定。

需要说明的是，这里只是表示控制信号的传递方向，对于每个芯片在接收到控制信号后是先处理后传递还是先传递后处理，本实施例不做限定。比如控制信号为复位信号，芯片组1中第1个芯片接收到复位信号后，可以先进行复位动作，然后再传递给芯片组2中的第1个芯片，也可以是先传递给芯片组2中的第1个芯片，然后再进行复位动作，或者也可以是同时进行复位及传递。具体可以根据实际需求设置。

图7是根据一示例性实施例示出的一种串联电路实施例七的示意图，如图7所示，该串联电路包括：

至少一个第一芯片组及至少一个第二芯片组，在每个第一芯片组及每个第二芯片组中芯片之间串行连接；

针对每个第一芯片组，所述第一芯片组中的第i个芯片的第一电压输入端与同芯片组中的第i+1个芯片的电压输出端连接，所述第一芯片组中的第i个芯片的第二电压输入端与至少一个第二芯片组中的第i+1个芯片的电压输出端连接；其中，i＝1,2,…,m，m为第一芯片组中芯片的个数。

针对每个第二芯片组，所述第二芯片组中的第j个芯片的第一电压输入端与同芯片组中的第j+1个芯片的电压输出端连接，所述第二芯片组中的第j个芯片的第二电压输入端与至少一个第一芯片组中的第j+2个芯片的电压输出端连接，其中，j＝1,2,…,n，n为第二芯片组中芯片的个数。

图7中，以第一芯片组包括5个芯片，第二芯片组包括5个芯片为例，针对第一芯片组，其第1个芯片的第一电压输入端与其第2个芯片的电压输出端连接，其第1个芯片的第二电压输入端与第二芯片组中的第2个芯片的电压输出端连接。第一芯片组中第i个芯片的第一电压输入端与其第i+1个芯片的电压输出端连接，其第i个芯片的第二电压输入端与第二芯片组中的第i+1个芯片的电压输出端连接。

针对第二芯片组，第二芯片组中的第1个芯片的第一电压输入端与其第2个芯片的电压输出端连接，其第1个芯片的第二电压输入端与第一芯片组中第3个芯片的电压输出端连接。第二芯片组中的第j个芯片的第一电压输入端与同芯片组中的第j+1个芯片的电压输出端连接，所述第二芯片组中的第j个芯片的第二电压输入端与至少一个第一芯片组中的第j+2个芯片的电压输出端连接。

在一些实施方式中，各第一芯片组可以并联连接，各第二芯片组可以并联连接。

在一些实施方式中，各第一芯片组可以分别与一个第二芯片组组成图7所示的串联电路。其中，可以是多个第一芯片组同时与同一个第二芯片组组对，也可以是每个第一芯片组与不同的第二芯片组组对。比如有4个第一芯片组和4个第二芯片组，可以分成4对图7所示的串联电路，再比如，有4个第一芯片组和一个第二芯片组，则4个第一芯片组中相应的芯片的各端并联，即每个第一芯片组都与同一个第二芯片组连接成图7所示的串联电路。具体都可以根据实际需求设置，在此不再赘述。

在一些实施方式中，若每个第一芯片组包括m个芯片，每个第二芯片组包括n个芯片。

针对每个第一芯片组，第1个芯片的电压输出端与地连接；第m个芯片的两个电压输入端与电源连接。

针对每个第二芯片组，第1个芯片的电压输出端通过负载器件与地连接；第n个芯片的两个电压输入端与电源连接。

若m>n，针对每个第一芯片组，第n个芯片至第m-1个芯片中各芯片的第二电压输入端与电源连接。

若m＝n，针对每个第二芯片组，第n-1个芯片的第二电压输入端与电源连接。

若m<n，针对每个第二芯片组，第m个芯片至第n-1个芯片中各芯片的第二电压输入端与电源连接。

示例性的，图7中，第一芯片组中芯片个数m与第二芯片组中芯片个数n相等，即m＝n＝5，第二芯片组中，第n-1(＝4)个芯片的第二电压输入端与电源连接。若图7中，第二芯片组中芯片个数n变为4，即m＝5>n＝4，则第一芯片组中，第n(＝4)个芯片的第二电压输入端与电源连接。若n变为3，则第一芯片组中，第n(＝3)个芯片及第m-1(＝4)个芯片这两个芯片的第二电压输入端均需要与电源连接进行供电，以此类推，不再赘述。若图7中，第一芯片组中芯片个数m变为4，即m＝4<n＝5，第二芯片组中第m(＝4)个芯片的第二电压输入端需要由电源供电，以此类推，在此不再赘述。

其中，与电源连接可以包括直接连接或者通过串联降压器件连接。降压器件可以是肖特基二极管、电阻、buck电路、DC-DC电路、钳制电路等等，具体可以根据实际需求设置。具体降压方式为现有技术，在此不再赘述。负载器件可以为肖特基二极管、电阻等等。

示例性的，图8是根据一示例性实施例示出的一种串联电路实施例八的示意图，如图8所示，每个芯片需要的两个主工作电压分别为：core电压0.5V，以及memory电压0.75V。左边第一芯片组中第1个芯片的电压输出端接地为0V，左边第1个芯片的第一电压输入端需要0.5V，第二电压输入端需要0.75V，左边第2个芯片的第一电压输入端则需要1V，第二电压输入端需要1.25V，左边第3个芯片分别需要1.5V和1.75V，左边第4个芯片2V和2.25V，以此类推，左边第m个芯片两个电压输入端分别需要(m/2)V和(m/2+0.25)V。

右边第二芯片组的第1个芯片可以通过负载器件(肖特基二极管、电阻等)与地连接，将第1个芯片的电压输出端的电压定位到0.25V，则第1个芯片的第一电压输入端需要0.75V，第二电压输入端需要1V，右边第2个芯片的第一电压输入端和第二电压输入端分别为1.25V和1.5V，右边第3个芯片1.75V和2V，右边第4个芯片为2.25V和2.5V，右边第n个芯片需要(0.5n+0.25)V和(0.5n+0.5)V。以图8为例，m＝n＝5，可见右边一些芯片的电压输出端电压正好等于左边某些芯片的第二电压输入端电压，左边一些芯片的电压输出端的电压又正好等于右边一些芯片的第二电压输入端电压，因此，可以交叉进行第二电压输入端的供电。这样整个串联电路只需要有两个电源输入，一个为3V，一个为2.75V。3V的电压可以来自市电，经过AC-DC转换，变成12V直流电压，然后通过DC-DC转换，变成3V电压和2.75V电压。2.75V电压直接连接右边第二芯片组中的第5个芯片的第一电压输入端及左边第一芯片组中的第5个芯片的第二电压输入端，并通过降压器件(如肖特基二极管、电阻等)降压为2.5V连接左边第一芯片组中第5个芯片的第一电压输入端；3V电压直接连接右边第二芯片组中第5个芯片的第二电压输入端。

这里只是示例性说明，对于不同主工作电压的芯片可以根据实际需求设置电源输入的电压以及第二芯片组的第1个芯片的电压输出端的电压。对于每个芯片组，即使每个芯片的主工作电压不同，但是每个芯片组包括的芯片个数不同，也导致从电电源输入的电压不同，具体都可以根据实际需求设置。比如若图8所示的串联电路中，第一芯片组中包括11个芯片，第二芯片组中包括10个芯片，则第一芯片组中第11个芯片的两个电压输入端分别需要6V和6.25V，第二芯片组中第10个芯片的两个电压输入端分别需要5.75V和6V。具体不再赘述。

第一芯片组的主供电路径为各芯片的第一电压输入端从上到下，右边第二芯片组的主供电路径为各芯片的第一电压输入端从上到下。

另外，左边第一芯片组的第1个芯片的第一电压输入端0.5V处，还需要补充一个负载电路或者电压钳制电路，比如一个肖特基二极管、电阻、二极管、运放+MOS管等等，将多余的电流释放。

本实施例，通过第一芯片组和第二芯片组交叉提供各芯片的第二电压输入端电压，整个电路板只需要外部电源输入两个电压，辅助以一个降压器件，一个负载器件，即可实现电路板中各芯片的两个主工作电压需求，有效降低电路器件成本。

在一些实施方式中，该串联电路还可以包括第一辅助电源单元组和第二辅助电源单元组，其中第一辅助电源单元组负责为第一芯片组的各芯片提供两个辅助工作电压，第二辅助电源单元组负责为第二芯片组的各芯片提供的两个辅助工作电压。比如，每个芯片需要两个辅助工作电压分别为0.8V和1.8V。具体的辅助工作电压的供电方式可以与现有技术中的供电方式一致或相似，在此不再赘述。

图9是根据一示例性实施例示出的一种串联电路实施例九的示意图，如图9所示，该串联电路包括2个第一芯片组及1个第二芯片组。其中，两个第一芯片组并联连接。

图10是根据一示例性实施例示出的一种串联电路实施例十的示意图，如图10所示，该串联电路包括1个第一芯片组及2个第二芯片组。其中，2个第二芯片组并联连接。

在一些实施例中，第一芯片组中的各芯片的第二电压输入端可以分别与不同的第二芯片组中的芯片的电压输出端连接。比如第一芯片组中第1个芯片的第二电压输入端与一个第二芯片组中的第2个芯片的电压输出端连接，该第一芯片组中第2个芯片的第二电压输入端与另一个第二芯片组中的第3个芯片的电压输出端连接。只要能够满足供电要求即可，不限于上述实施例附图中的连接方式。

在一些实施例中，还可以包括更多的第一芯片组及更多的第二芯片组，其具体连接方式与图9及图10相似，在此不再赘述。

本公开实施例还提供了一种电路板，该电路板可以设置在计算设备中。参见图11，图11是根据一示例性实施例示出的一种电路板实施例一的示意图，如图11所示，该电路板包括：上述任一实施例提供的串联电路。对于串联电路的具体连接关系已在上述实施例进行了详细说明，本实施例不再赘述。

本实施例中，电路板中除了可包括上述串联电路之外，还可设置信号接口，以实现和其他电路板、控制板、控制器或者其他控制设备之间的交互。当然，为了电路板的正常工作，电路板上还可设置电源接口以及其它电路等，对此不作赘述。

在一些实施例中，电路板可为计算设备中的主板、运算板、板卡等，对此不作任何限定。

图12是根据一示例性实施例示出的一种电路板实施例二的示意图，如图12所示，该电路板中的串联电路包括至少一个第一芯片组以及至少一个第二芯片组，以包括3个第一芯片组和3个第二芯片组为例，各第一芯片组排列在各第二芯片组的左侧。对于串联电路的具体连接关系已在上述实施例进行了详细说明，本实施例不再赘述。

当然，第一芯片组和第二芯片组的数量可以相同，也可以不同，比如可以包括4个第一芯片组和5个第二芯片组，或者包括3个第一芯片组和2个第二芯片组，等等，本实施例不做任何限定。当第一芯片组和第二芯片组的数量相同时，电流的均衡性较好。

图13是根据一示例性实施例示出的一种电路板实施例三的示意图，如图13所示，该电路板中，各第一芯片组均排列在各第二芯片组的右侧。对于串联电路的具体连接关系已在上述实施例进行了详细说明，本实施例不再赘述。

在一些实施例中，各第一芯片组还可排列在各第二芯片组的上侧或者下侧。当然，在另一些实施例中，各第一芯片组还可排列在电路板的第一面，各第二芯片组还可排列在电路板的第二面，对此不作任何限定。

图14是根据一示例性实施例示出的一种电路板实施例四的示意图，如图14所示，该电路板中，各第一芯片组与各第二芯片组相间排列。对于串联电路的具体连接关系已在上述实施例进行了详细说明，本实施例不再赘述。需要说明的是，这里的相间排列可以是严格的一个第一芯片组、一个第二芯片组、再一个第一芯片组、再一个第二芯片组，以此类推，也可以是不规则的相间排列，比如，如图14所示，第一芯片组、第二芯片组、第一芯片组、第二芯片组、第二芯片组，还可以是两个第一芯片组、两个第二芯片组、两个第一芯片组、两个第二芯片组等等。也即，可以根据实际需求在电路板上将各芯片组以任意排列方式进行排列。

需要说明的是，本实施例中，第一芯片组和第二芯片组的个数可设置为相同或者不同，各芯片组中串联的芯片的数量也可设置为相同或者不同，对此不作任何限定。

本公开实施例还提供了一种计算设备，用于进行相应的计算或处理。参见图15，图15是根据一示例性实施例示出的一种计算设备实施例一的示意图，如图15所示，该计算设备包含上述任一实施例提供的串联电路。

本实施例中，计算设备通常可为相应的计算机、超级计算机、AI(ArtificialIntelligence，人工智能)处理设备、服务器等，只要能够实现数据的运算和处理即可，对此不作任何限定。

图16是根据一示例性实施例示出的一种计算设备实施例二的示意图，如图16所示，该计算设备包含上述任一实施例提供的电路板。

本实施例中，计算设备中可包括至少一个电路板，当包括的电路板个数为两个以上时，各电路板之间可以相互并联。

另外，计算设备中还可包括相应的控制板，控制板与各电路板之间信号连接，用于向电路板上的各个芯片下发控制信号。

需要说明的是，本发明实施例中，电路板上的各芯片、计算设备中的各电路板以及控制板，均可为可拆卸的模块，当其中有部分部件发生故障时，可单独拆卸，提升了计算设备以及控制板的实用性和可维修性。

在一些实施例中，计算设备的机箱上可设置相应的滑槽，以放置各电路板或者控制板，对此不作任何限定。

当用于本申请中时，虽然术语“第一”、“第二”等可能会在本申请中使用以描述各元件，但这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一个元件区别开。比如，在不改变描述的含义的情况下，第一元件可以叫做第二元件，并且同样地，第二元件可以叫做第一元件，只要所有出现的“第一元件”一致重命名并且所有出现的“第二元件”一致重命名即可。第一元件和第二元件都是元件，但可以不是相同的元件。

本申请中使用的用词仅用于描述实施例并且不用于限制权利要求。如在实施例以及权利要求的描述中使用的，除非上下文清楚地表明，否则单数形式的“一个”(a)、“一个”(an)和“所述”(the)旨在同样包括复数形式。类似地，如在本申请中所使用的术语“和/或”是指包含一个或一个以上相关联的列出的任何以及所有可能的组合。另外，当用于本申请中时，术语“包括”(comprise)及其变型“包括”(comprises)和/或包括(comprising)等指陈述的特征、整体、步骤、操作、元素，和/或组件的存在，但不排除一个或一个以上其它特征、整体、步骤、操作、元素、组件和/或这些的分组的存在或添加。

所描述的实施例中的各方面、实施方式、实现或特征能够单独使用或以任意组合的方式使用。

上述技术描述可参照附图，这些附图形成了本申请的一部分，并且通过描述在附图中示出了依照所描述的实施例的实施方式。虽然这些实施例描述的足够详细以使本领域技术人员能够实现这些实施例，但这些实施例是非限制性的；这样就可以使用其它的实施例，并且在不脱离所描述的实施例的范围的情况下还可以做出变化。比如，流程图中所描述的操作顺序是非限制性的，因此在流程图中阐释并且根据流程图描述的两个或两个以上操作的顺序可以根据若干实施例进行改变。作为另一个例子，在若干实施例中，在流程图中阐释并且根据流程图描述的一个或一个以上操作是可选的，或是可删除的。另外，某些步骤或功能可以添加到所公开的实施例中，或两个以上的步骤顺序被置换。所有这些变化被认为包含在所公开的实施例以及权利要求中。

另外，上述技术描述中使用术语以提供所描述的实施例的透彻理解。然而，并不需要过于详细的细节以实现所描述的实施例。因此，实施例的上述描述是为了阐释和描述而呈现的。上述描述中所呈现的实施例以及根据这些实施例所公开的例子是单独提供的，以添加上下文并有助于理解所描述的实施例。上述说明书不用于做到无遗漏或将所描述的实施例限制到本公开的精确形式。根据上述教导，若干修改、选择适用以及变化是可行的。在某些情况下，没有详细描述为人所熟知的处理步骤以避免不必要地影响所描述的实施例。

Claims (13)

1.一种串联电路，其特征在于，包括：

至少两个芯片组，在每个所述芯片组中芯片之间串行连接；

针对每个芯片组中的第一芯片，所述第一芯片的第一电压输入端与同芯片组中与其相邻的第二芯片的第一电压输出端连接，所述第一芯片的第二电压输入端与另一芯片组中的第三芯片的第二电压输出端连接，由所述第一电压输出端和所述第二电压输出端共同为所述第一芯片供电。

2.根据权利要求1所述的串联电路，其特征在于，所述第二电压输出端的输出电压等于所述第二电压输入端的标准输入电压。

3.根据权利要求1所述的串联电路，其特征在于，当所述第二电压输出端的输出电压高于所述第二电压输入端的标准输入电压时，所述第二电压输出端通过降压器件与所述第二电压输入端连接，以使输出到所述第二电压输入端的电压等于所述标准输入电压。

4.根据权利要求1-3任一项所述的串联电路，其特征在于，所述第三芯片的第二电压输出端同时为所述第一芯片所在芯片组中的其他芯片供电。

5.根据权利要求1-3任一项所述的串联电路，其特征在于，在所述第一芯片所在的芯片组中，所述第三芯片的第二电压输出端只为所述第一芯片供电。

6.根据权利要求1所述的串联电路，其特征在于，位于所述芯片组一端的第四芯片，其两个电压输入端由电源供电。

7.根据权利要求6所述的串联电路，其特征在于，在所述电源和地之间连接有第一电压钳制电路及第二电压钳制电路；

所述第一电压钳制电路包括至少一个第一输出端，所述第一输出端分别连接至所述第一芯片所在芯片组的至少一个芯片的第一电压输入端，所述第二电压钳制电路包括至少一个第二输出端，所述第二输出端分别连接至所述第三芯片所在芯片组的至少一个芯片的第一电压输入端。

8.根据权利要求1所述的串联电路，其特征在于，所述串联电路中各芯片的控制信号的传递方向为：

从所述第一芯片所在芯片组的第k个芯片传递至所述第三芯片所在芯片组中的第k个芯片，从所述第三芯片所在芯片组中的第k个芯片传递至所述第一芯片所在芯片组的第k+1个芯片，k＝1,2,…,m，m为所述第一芯片所在芯片组的芯片的个数，每个芯片组中的第1个芯片为靠近地的芯片。

9.一种串联电路，其特征在于，包括：

至少一个第一芯片组及至少一个第二芯片组，在每个第一芯片组及每个第二芯片组中芯片之间串行连接；

针对每个第一芯片组，所述第一芯片组中的第i个芯片的第一电压输入端与同芯片组中的第i+1个芯片的电压输出端连接，所述第一芯片组中的第i个芯片的第二电压输入端与至少一个第二芯片组中的第i+1个芯片的电压输出端连接，i＝1,2,…,m，m为第一芯片组中芯片的个数；

针对每个第二芯片组，所述第二芯片组中的第j个芯片的第一电压输入端与同芯片组中的第j+1个芯片的电压输出端连接，所述第二芯片组中的第j个芯片的第二电压输入端与至少一个第一芯片组中的第j+2个芯片的电压输出端连接，j＝1,2,…,n，n为第二芯片组中芯片的个数。

10.根据权利要求9所述的串联电路，其特征在于，每个第一芯片组包括m个芯片，每个第二芯片组包括n个芯片；

针对每个第一芯片组，第1个芯片的电压输出端与地连接；第m个芯片的两个电压输入端与电源连接；

针对每个第二芯片组，第1个芯片的电压输出端通过负载器件与地连接；第n个芯片的两个电压输入端与电源连接；

若m>n，针对每个第一芯片组，第n个芯片至第m-1个芯片中各芯片的第二电压输入端与电源连接；

若m＝n，针对每个第二芯片组，第n-1个芯片的第二电压输入端与电源连接；

若m<n，针对每个第二芯片组，第m个芯片至第n-1个芯片中各芯片的第二电压输入端与电源连接。

11.一种电路板，其特征在于，包括：权利要求1-10任一项所述的串联电路。

12.一种电路板，其特征在于，包括：权利要求9或10所述的串联电路；

其中，各第一芯片组均排列在各第二芯片组的左侧或右侧；或者，

各第一芯片组与各第二芯片组相间排列。

13.一种计算设备，其特征在于，所述计算设备包括权利要求1-10任一项所述的串联电路。

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