CN219107429U - 逐次逼近式模拟数字转换器及其周期可调多相时钟生成电路 - Google Patents

Abstract

本实用新型揭示了一种逐次逼近式模拟数字转换器及其周期可调多相时钟生成电路，所述周期可调多相时钟生成电路包括：控制逻辑电路、充放电电路、比较器、第一与非门、第一非门、第二与非门、第二非门及电流源模块；所述电流源模块连接第二与非门的电源接地端，所述电流源模块的输入端分别连接比较器的第一输出端输出的第一信号、比较器的第二输出端输出的第二信号及所述第二非门输出端输出的时钟信号，能根据接收的信号控制提供至第二与非门的充电电流，从而控制第二与非门的输出跳变时间，进而控制时钟信号的周期。本实用新型提出的逐次逼近式模拟数字转换器及其周期可调多相时钟生成电路，可根据需要调节时钟的Ts部分时长。

Description

逐次逼近式模拟数字转换器及其周期可调多相时钟生成电路

技术领域

本实用新型属于电子电路技术领域，涉及一种时钟生成电路，尤其涉及一种用于逐次逼近式模拟数字转换器中的周期可调多相时钟生成电路。

背景技术

在常规的SARADC(逐次逼近型模数转换器)中，自主产生的多相时钟CKC与SARADC的关系如图1所示。常规SARADC包括控制逻辑电路、充放电电路、比较器、第一与非门、第一非门、第二与非门及第二非门。

如图1所示，在CKC的上跳沿到来时，触发比较器工作，经过时间Tc后，比较器输出结果Q和QB，Q和QB组合生成CKC的下跳沿，CKC处于低电平的时候，再次把比较器的输出全部拉高，Q和QB一旦全为高就通过环路形成了CKC的下一个上跳沿，启动下一次比较。

从比较器输出比较结果Q和QB到下一次CKC上跳沿到来之前的时间是图1中SARlogic电路控制SC-ARRAY充放电的时间。SC-ARRAY是否有足够的时间充放电，是保证SARADC精度的一个关键性因素。一般来说，初级、次级的电容比较大，需要的充放电时间比较长，而常规的自主多相时钟无法合理分配更多的时间给初级和次级进行充分充放电。

图3是常规的CKC时钟波形图；请参阅图3，通过图3可以发现每个时钟的Ts部分时长差不多。

有鉴于此，如今迫切需要设计一种新的SARADC电路，以便克服现有SARADC电路存在的上述至少部分缺陷。

实用新型内容

本实用新型提供一种用于逐次逼近式模拟数字转换器中的周期可调多相时钟生成电路，可根据需要调节时钟的Ts部分时长。

为解决上述技术问题，根据本实用新型的一个方面，采用如下技术方案：

一种用于逐次逼近式模拟数字转换器中的周期可调多相时钟生成电路，所述周期可调多相时钟生成电路包括：控制逻辑电路、充放电电路、比较器、第一与非门、第一非门、第二与非门、第二非门及电流源模块；

所述控制逻辑电路的输出端连接充放电电路的输入端，通过控制信号控制充放电电路的充放电时间；

所述充放电电路的第一输出端连接所述比较器的第一输入端，所述充放电电路的第二输出端连接所述比较器的第二输入端；

所述比较器的第一输出端连接第一与非门的第一输入端，所述比较器的第二输出端连接第一与非门的第二输入端，所述比较器的输出端连接所述第一非门的输入端；

所述第一非门的输出端连接所述第二与非门的第一输入端；所述第二与非门的第二输入端连接使能信号，所述第二与非门的输出端连接第二非门的输入端；

所述第二非门的输出端输出时钟信号；所述第二非门的输出端分别连接控制逻辑电路的输入端、比较器的输入端；

所述控制逻辑电路的输入端还连接比较器的第一输出端输出的第一信号及比较器的第二输出端输出的第二信号；

所述电流源模块连接第二与非门的电源接地端，所述电流源模块的输入端分别连接比较器的第一输出端输出的第一信号、比较器的第二输出端输出的第二信号及所述第二非门输出端输出的时钟信号，能根据接收的信号控制提供至第二与非门的充电电流，从而控制第二与非门的输出跳变时间，进而控制时钟信号的周期。

作为本实用新型的一种实施方式，所述电流源模块包括至少两个电流源单元，各电流源单元分别连接有相应的控制开关，通过控制各控制开关的不同状态，控制所述电流源模块输出的电流。

作为本实用新型的一种实施方式，所述电流源单元为电容。

根据本实用新型的另一个方面，采用如下技术方案：一种逐次逼近式模拟数字转换器，所述逐次逼近式模拟数字转换器包括上述的周期可调多相时钟生成电路。

本实用新型的有益效果在于：本实用新型提出的逐次逼近式模拟数字转换器及其周期可调多相时钟生成电路，可根据需要调节时钟的Ts部分时长。

附图说明

图1为常规SARADC的电路示意图。

图2为本实用新型一实施例中SARADC的电路示意图。

图3为常规SARADC的CKC时钟波形图。

图4为本实用新型一实施例中SARADC的CKC时钟波形图。

具体实施方式

下面结合附图详细说明本实用新型的优选实施例。

为了进一步理解本实用新型，下面结合实施例对本实用新型优选实施方案进行描述，但是应当理解，这些描述只是为进一步说明本实用新型的特征和优点，而不是对本实用新型权利要求的限制。

该部分的描述只针对几个典型的实施例，本实用新型并不仅局限于实施例描述的范围。相同或相近的现有技术手段与实施例中的一些技术特征进行相互替换也在本实用新型描述和保护的范围内。

说明书中各个实施例中的步骤的表述只是为了方便说明，本申请的实现方式不受步骤实现的顺序限制。

说明书中的“连接”既包含直接连接，也包含间接连接，如通过一些有源器件、无源器件或电传导媒介进行的连接；还可包括本领域技术人员公知的在可实现相同或相似功能目的的基础上通过其他有源器件或无源器件的连接，如通过开关、跟随电路等电路或部件的连接。

本实用新型揭示了一种周期可调多相时钟生成电路，图2为本实用新型一实施例中SAR ADC的电路示意图；请参阅图2，所述周期可调多相时钟生成电路包括：控制逻辑电路1、充放电电路2、比较器3、第一与非门X1、第一非门X2、第二与非门X3、第二非门X4及电流源模块4。

所述控制逻辑电路1的输出端连接充放电电路2的输入端，通过控制信号控制充放电电路2的充放电时间。所述充放电电路2的第一输出端连接所述比较器3的第一输入端，所述充放电电路2的第二输出端连接所述比较器3的第二输入端。

所述比较器3的第一输出端连接第一与非门X1的第一输入端，所述比较器3的第二输出端连接第一与非门X1的第二输入端，所述比较器3的输出端连接所述第一非门X2的输入端。所述第一非门X2的输出端连接所述第二与非门X4的第一输入端；所述第二与非门X4的第二输入端连接使能信号，所述第二与非门X4的输出端连接第二非门X5的输入端。所述第二非门X5的输出端输出时钟信号；所述第二非门X5的输出端分别连接控制逻辑电路1的输入端、比较器3的输入端。所述控制逻辑电路1的输入端还连接比较器3的第一输出端输出的第一信号QB及比较器3的第二输出端输出的第二信号Q。

所述电流源模块4连接第二与非门X4的电源接地端，所述电流源模块4的输入端分别连接比较器3的第一输出端输出的第一信号QB、比较器3的第二输出端输出的第二信号Q及所述第二非门输出端输出的时钟信号CKC，能根据接收的信号控制提供至第二与非门X4的充电电流，从而控制第二与非门X4的输出跳变时间，进而控制时钟信号CKC的周期。

在本实用新型的一实施例中，所述电流源模块4包括至少两个电流源单元，各电流源单元分别连接有相应的控制开关，通过控制各控制开关的不同状态，控制所述电流源模块输出的电流。在一实施例中，所述电流源单元为电容。

图4为本实用新型一实施例中SARADC的CKC时钟波形图；请参阅图4，在本实用新型的一实施例中，SARADC生成的时钟的Ts是可调的。

本实用新型还揭示一种逐次逼近式模拟数字转换器，所述逐次逼近式模拟数字转换器包括上述的周期可调多相时钟生成电路。

本实用新型进一步揭示一种上述的周期可调多相时钟生成电路的生成方法，所述生成方法包括：

在时钟信号CKC的上跳沿到来时，触发比较器工作；经过时间Tc后，比较器的输出结果第一信号QB及第二信号Q，第一信号QB及第二信号Q组合生成时钟信号CKC的下跳沿；时钟信号CKC处于低电平时，再次把比较器的输出全部拉高；

第二与非门X4的电源接地端连接电流源模块；通过控制提供给第二与非门X4的充电电流，从而控制第二与非门X4的输出从高跳变到低的时间，进而控制CKC上跳沿出现的时间。上跳沿出现得越晚，给本级电容充放电的时间越长。

在本实用新型的一实施例中，所述电流源模块包括至少两个电流源单元，各电流源单元分别连接有相应的控制开关，通过控制各控制开关的不同状态，控制所述电流源模块输出的电流。如，所述电流源单元可以为电容。如果需要给哪一级的电容阵列多一些充电时间，就多关掉几个供电电流源，如果需要减少哪一级的电容阵列少一些充电时间，就多打开几个供电电流源。

综上所述，本实用新型提出的逐次逼近式模拟数字转换器及其周期可调多相时钟生成电路及生成方法，可根据需要调节时钟的Ts部分时长。

需要注意的是，本申请可在软件和/或软件与硬件的组合体中被实施；例如，可采用专用集成电路(ASIC)、通用目的计算机或任何其他类似硬件设备来实现。在一些实施例中，本申请的软件程序可以通过处理器执行以实现上文步骤或功能。同样地，本申请的软件程序(包括相关的数据结构)可以被存储到计算机可读记录介质中；例如，RAM存储器，磁或光驱动器或软磁盘及类似设备。另外，本申请的一些步骤或功能可采用硬件来实现；例如，作为与处理器配合从而执行各个步骤或功能的电路。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

这里本实用新型的描述和应用是说明性的，并非想将本实用新型的范围限制在上述实施例中。实施例中所涉及的效果或优点可因多种因素干扰而可能不能在实施例中体现，对于效果或优点的描述不用于对实施例进行限制。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本实用新型的精神或本质特征的情况下，本实用新型可以以其它形式、结构、布置、比例，以及用其它组件、材料和部件来实现。在不脱离本实用新型范围和精神的情况下，可以对这里所披露的实施例进行其它变形和改变。

Claims (4)

1.一种用于逐次逼近式模拟数字转换器中的周期可调多相时钟生成电路，其特征在于，所述周期可调多相时钟生成电路包括：控制逻辑电路、充放电电路、比较器、第一与非门、第一非门、第二与非门、第二非门及电流源模块；

所述控制逻辑电路的输出端连接充放电电路的输入端，通过控制信号控制充放电电路的充放电时间；

所述充放电电路的第一输出端连接所述比较器的第一输入端，所述充放电电路的第二输出端连接所述比较器的第二输入端；

所述比较器的第一输出端连接第一与非门的第一输入端，所述比较器的第二输出端连接第一与非门的第二输入端，所述比较器的输出端连接所述第一非门的输入端；

所述第一非门的输出端连接所述第二与非门的第一输入端；所述第二与非门的第二输入端连接使能信号，所述第二与非门的输出端连接第二非门的输入端；

所述第二非门的输出端输出时钟信号；所述第二非门的输出端分别连接控制逻辑电路的输入端、比较器的输入端；

所述控制逻辑电路的输入端还连接比较器的第一输出端输出的第一信号及比较器的第二输出端输出的第二信号；

所述电流源模块连接第二与非门的电源接地端，所述电流源模块的输入端分别连接比较器的第一输出端输出的第一信号、比较器的第二输出端输出的第二信号及所述第二非门输出端输出的时钟信号，能根据接收的信号控制提供至第二与非门的充电电流，从而控制第二与非门的输出跳变时间，进而控制时钟信号的周期。

2.根据权利要求1所述的周期可调多相时钟生成电路，其特征在于：

所述电流源模块包括至少两个电流源单元，各电流源单元分别连接有相应的控制开关，通过控制各控制开关的不同状态，控制所述电流源模块输出的电流。

3.根据权利要求2所述的周期可调多相时钟生成电路，其特征在于：

所述电流源单元为电容。

4.一种逐次逼近式模拟数字转换器，其特征在于：所述逐次逼近式模拟数字转换器包括权利要求1至3任一所述的周期可调多相时钟生成电路。

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