CN219085973U - 一种芯片内多列die堆叠结构 - Google Patents
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Abstract
本实用新型涉及芯片堆叠技术领域，尤其涉及一种芯片内多列DIE堆叠结构，包括基板、DIE晶粒、FOW层和金属引线，所述基板上的第一堆叠区和第二堆叠区上从下至上依次堆叠有若干DIE晶粒，相邻的DIE晶粒之间填充有FOW层，第一堆叠区和第二堆叠区的两侧设有单排触点列和双排触点组，双排触点组包括交错排列设置的外触点列和内触点列，DIE晶粒两侧通过金属引线与基板连接。本实用新型中，通过指定方式进行堆叠内存方式，实现高位宽存储颗粒及其他高位宽芯片，同时还可保证芯片内等长控制需求，将高速信号的等长控制在基板上优化，实现芯片满载运行，解决高位宽芯片平铺状态下基板面积的占用问题，也兼顾高度及芯片性能，排除芯片内部DIE颗粒的不平整性。
Description
技术领域
本实用新型涉及芯片堆叠技术领域，尤其涉及一种芯片内多列DIE堆叠结构。
背景技术
芯片堆叠多用于节省芯片面积及减小芯片功耗的方向，此种形式的使用，可以减少PCB上器件占用面积，减小芯片功耗，是目前降低功耗及产品轻薄化、小型化的主流方向，片内堆叠当前场景下多为单列堆叠，实际应用中常常由于结构限制，对芯片高度又一定限制，常采用多颗芯片同时使用的情况；结构受限的情况下，为达到多位宽的效果，常用做法是在PCB板上添加多颗芯片，这种做法会在PCB布局和走线过程中增大占用面积，以及拉长信号及电源线，增加单板功耗，目前芯片内单列堆叠存在一定问题和风险，使得多位宽芯片常规状态下高度过高、功耗较高、发热严重，有鉴于此，有必要对目前的芯片堆叠予以改进，以解决上述问题；
本背景技术部分中公开的以上信息仅用于理解本发明构思的背景技术，并且因此，它可以包含不构成现有技术的信息。
实用新型内容
本实用新型的目的在于提供一种芯片内多列DIE堆叠结构，以解决上述背景技术中提出的问题。
为了实现上述目的，本实用新型采用了如下技术方案：
一种芯片内多列DIE堆叠结构，包括基板、DIE晶粒、FOW层和金属引线，所述基板的一侧设置有第一堆叠区，基板的另一侧设置有第二堆叠区，并且第一堆叠区和第二堆叠区上从下至上依次堆叠设置有若干DIE晶粒，其中相邻的DIE晶粒之间填充有FOW层；
所述第一堆叠区的两侧和第二堆叠区的两侧设置有单排触点列；
所述第一堆叠区的两侧和第二堆叠区的两侧还对称设置有双排触点组，双排触点组包括外触点列和内触点列，并且外触点列和内触点列之间为交错排列设置；
所述DIE晶粒两侧分别连接有金属引线，金属引线的另一端与基板连接；
此外，优选的结构是，所述第一堆叠区与第二堆叠区相临一侧之间的最小间距为2400um-5000um。
此外，优选的结构是，所述FOW层为芯片粘合剂，并且FOW层的厚度为40um-80um。
此外，优选的结构是，所述DIE晶粒的厚度为135um-165um。
此外，优选的结构是，所述单排触点列与相邻的DIE晶粒的距离为200um-1200um。
本实用新型的有益效果是：
本实用新型中，可以通过指定方式进行堆叠内存方式，实现高位宽存储颗粒及其他高位宽芯片，同时还可以保证芯片内等长控制需求，将高速信号的等长控制在基板上优化，实现芯片满载运行，由此方式堆叠的芯片，解决了高位宽芯片平铺状态下基板面积的占用问题，同时也兼顾高度及芯片性能，排除了芯片内部DIE颗粒的不平整性。
附图说明
图1为本实用新型提出的一种芯片内多列DIE堆叠结构的结构示意图；
图2为本实用新型提出的一种芯片内多列DIE堆叠结构的主视图；
图3为本实用新型提出的一种芯片内多列DIE堆叠结构的主视图。
图中：1基板、21第一堆叠区、22第二堆叠区、3单排触点列、4双排触点组、41外触点列、42内触点列、5DIE晶粒、6FOW层、7金属引线。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。
在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
参照图1-3，一种芯片内多列DIE堆叠结构，包括基板1、DIE晶粒5、FOW层6和金属引线7，基板1的一侧设置有第一堆叠区21，基板1的另一侧设置有第二堆叠区22，并且第一堆叠区21和第二堆叠区22上从下至上依次堆叠设置有若干DIE晶粒5，其中相邻的DIE晶粒5之间填充有FOW层6；
DIE晶粒5两侧分别连接有金属引线7，金属引线7的另一端与基板1连接；
在其他实施例中，FOW层6为芯片粘合剂，并且FOW层6的厚度为40um-80um；
通过该设计，将厚度为40um-80um的FOW层6设置在相邻的DIE晶粒5之间，芯片粘合剂材质的FOW层6可以从一定程度上减小DIE晶粒5出现翘曲现象，在后期用金属引线7进行飞线操作过程中，可使金属引线7穿过FOW层6与下层DIE晶粒5接触，保证了芯片间的平整度；
第一堆叠区21的两侧和第二堆叠区22的两侧设置有单排触点列3，第一堆叠区21的两侧和第二堆叠区22的两侧还对称设置有双排触点组4，双排触点组4包括外触点列41和内触点列42，并且外触点列41和内触点列42之间为交错排列设置；
在其他实施例中，第一堆叠区21与第二堆叠区22相临一侧之间的最小间距为2400um-5000um，DIE晶粒5的厚度为135um-165um，单排触点列3与相邻的DIE晶粒5的距离为200um-1200um；
通过该设计，将外触点列41和内触点列42之间采用交错排列设置，可以防止相邻金属引线7之间出现短路；
实施例一
参照图2，在基板1的第一堆叠区21上由下至上依次堆叠五层DIE晶粒5，并且相邻的DIE晶粒5之间填充有FOW层6；
其中，在基板1的第二堆叠区22上由下至上依次堆叠四层DIE晶粒5，并且相邻的DIE晶粒5之间填充有FOW层6；
进一步的，通过金属引线7分别对堆叠的DIE晶粒5进行飞线操作，金属引线7穿过FOW层6与下层DIE晶粒5接触，保证了芯片间的平整度；
更进一步的，该堆叠方式实施例实现高位宽存储颗粒及其他高位宽芯片，可以保证芯片内等长控制需求，将高速信号的等长控制在基板上优化，实现芯片满载运行，解决高位宽芯片平铺状态下基板面积的占用问题，同时兼顾高度及芯片性能，排除了芯片内部DIE晶粒的不平整性，并且满足信号等长要求。
实施例二
参照图3，在基板1的第一堆叠区21上由下至上依次堆叠六层DIE晶粒5，并且相邻的DIE晶粒5之间填充有FOW层6；
其中，在基板1的第二堆叠区22上由下至上依次堆叠三层DIE晶粒5，并且相邻的DIE晶粒5之间填充有FOW层6；
进一步的，通过金属引线7分别对堆叠的DIE晶粒5进行飞线操作，金属引线7穿过FOW层6与下层DIE晶粒5接触，保证了芯片间的平整度；
更进一步的，该堆叠方式实施例实现高位宽存储颗粒及其他高位宽芯片，可以保证芯片内等长控制需求，将高速信号的等长控制在基板上优化，实现芯片满载运行，解决高位宽芯片平铺状态下基板面积的占用问题，同时兼顾高度及芯片性能，排除了芯片内部DIE晶粒的不平整性，并且满足信号等长要求。
以上所述，仅为本实用新型较佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，根据本实用新型的技术方案及其实用新型构思加以等同替换或改变，都应涵盖在本实用新型的保护范围之内。
Claims (5)
1.一种芯片内多列DIE堆叠结构，包括基板(1)、DIE晶粒(5)、FOW层(6)和金属引线(7)，其特征在于，所述基板(1)的一侧设置有第一堆叠区(21)，基板(1)的另一侧设置有第二堆叠区(22)，并且第一堆叠区(21)和第二堆叠区(22)上从下至上依次堆叠设置有若干DIE晶粒(5)，其中相邻的DIE晶粒(5)之间填充有FOW层(6)，所述第一堆叠区(21)的两侧和第二堆叠区(22)的两侧设置有单排触点列(3)，所述第一堆叠区(21)的两侧和第二堆叠区(22)的两侧还对称设置有双排触点组(4)，双排触点组(4)包括外触点列(41)和内触点列(42)，并且外触点列(41)和内触点列(42)之间为交错排列设置，所述DIE晶粒(5)两侧分别连接有金属引线(7)，金属引线(7)的另一端与基板(1)连接。
2.根据权利要求1所述的一种芯片内多列DIE堆叠结构，其特征在于，所述第一堆叠区(21)与第二堆叠区(22)相临一侧之间的最小间距为2400um-5000um。
3.根据权利要求1所述的一种芯片内多列DIE堆叠结构，其特征在于，所述FOW层(6)为芯片粘合剂，并且FOW层(6)的厚度为40um-80um。
4.根据权利要求1所述的一种芯片内多列DIE堆叠结构，其特征在于，所述DIE晶粒(5)的厚度为135um-165um。
5.根据权利要求1所述的一种芯片内多列DIE堆叠结构，其特征在于，所述单排触点列(3)与相邻的DIE晶粒(5)的距离为200um-1200um。
Priority Applications (1)
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| CN202223375540.7U CN219085973U (zh) | 2022-12-15 | 2022-12-15 | 一种芯片内多列die堆叠结构 |
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ID=86389440
Family Applications (1)
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| CN202223375540.7U Active CN219085973U (zh) | 2022-12-15 | 2022-12-15 | 一种芯片内多列die堆叠结构 |
Country Status (1)
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| CN (1) | CN219085973U (zh) |
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2022
- 2022-12-15 CN CN202223375540.7U patent/CN219085973U/zh active Active
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