CN218783037U - 一种高性能tft阵列基板 - Google Patents
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Abstract
本实用新型涉及液晶显示屏技术领域，提供一种高性能TFT阵列基板，包括：玻璃衬底；第一金属层，固定设置在玻璃衬底的上表面，形成栅极；栅绝缘层，固定设置在第一金属层与玻璃衬底的上表面；左有源层，固定设置在栅绝缘层的上表面；右有源层，固定设置在栅绝缘层的上表面；桥接层，左右两端分别跟左有源层与右有源层连接；第二金属层，固定设置在栅绝缘层的上表面，还与左有源层连接，形成源极；第三金属层，固定设置在栅绝缘层的上表面，还与右有源层连接，形成漏极。本实用新型的优点在于：在不缩短TFT器件的源极漏极距离的前提下，缩短有源层沟道长度，本实用新型的TFT阵列基板具有反应快、开态电流大、阈值电压小等优势。
Description
技术领域
本实用新型涉及液晶显示屏技术领域，具体地涉及一种高性能TFT阵列基板。
背景技术
随着人工智能突飞猛进的发展，使得TFT-LCD液晶屏技术也不断提升，高清晰度、快速、低功耗等将成为TFT-LCD液晶屏发展趋势。
为了实现高性能的显示屏，目前的生产商其中一种制作方法是通过缩短TFT器件的有源层沟道长度来实现TFT器件的小型化，有源层沟道长度的缩短能够实现较大的开态电流，提高器件的反应速度，减小阈值电压等优点。但是实际上有源层沟道长度的设计局限于TFT器件源漏极之间的距离，主要考虑到源极漏极的距离太近会出现短路等风险。经过多年的技术发展，目前的薄膜晶体管(TFT)的源极漏极间距都会选择安全的最小距离，业界一般控制在5～6μm。
参阅图1，为传统的TFT器件的结构示意图。有源层为半导体，有源层沟道长度指的是源极到漏极之间的半导体长度。
因此，如何在不缩短TFT器件的源极漏极距离的前提下，缩短有源层沟道长度，是本领域亟待解决的一个技术问题。
实用新型内容
本实用新型要解决的技术问题，在于提供一种高性能TFT阵列基板，在不缩短TFT器件的源极漏极距离的前提下，缩短有源层沟道长度。
本实用新型是这样实现的：一种高性能TFT阵列基板，包括：
玻璃衬底；
第一金属层，固定设置在所述玻璃衬底的上表面，形成栅极；
栅绝缘层，固定设置在所述第一金属层与所述玻璃衬底的上表面；
左有源层，固定设置在所述栅绝缘层的上表面，还位于所述第一金属层的左端上方；
右有源层，固定设置在所述栅绝缘层的上表面，还位于所述第一金属层的右端上方；
桥接层，固定设置在所述栅绝缘层的上表面，左右两端分别跟所述左有源层与所述右有源层连接；
第二金属层，固定设置在所述栅绝缘层的上表面，还与所述左有源层连接，形成源极；
第三金属层，固定设置在所述栅绝缘层的上表面，还与所述右有源层连接，形成漏极。
进一步地，还包括：
画素电极，固定设置在所述栅绝缘层的上表面，还与所述第三金属层连接；
导电层，固定设置在所述栅绝缘层的上表面，还位于所述画素电极的侧方；
钝化层，固定设置在所述第二金属层、第三金属层、左有源层、右有源层、桥接层、栅绝缘层、画素电极、导电层的上表面，所述钝化层开设有通孔；
公共电极，固定设置在所述钝化层的上表面，还穿过所述通孔与所述导电层连接。
进一步地，还包括：
导电层，固定设置在所述栅绝缘层的上表面；
公共电极，固定设置在所述栅绝缘层的上表面，还与所述导电层连接；
钝化层，固定设置在所述第二金属层、第三金属层、左有源层、右有源层、桥接层、栅绝缘层、公共电极、导电层的上表面，所述钝化层开设有通孔；
画素电极，固定设置在所述钝化层的上表面，还穿过所述通孔与所述第三金属层连接。
进一步地，所述第一金属层、第二金属层、第三金属层、导电层都是MO单层结构、Ti单层结构、MO/AL/MO三层结构、Ti/AL/Ti三层结构、AL/MO双层结构、AL/Ti双层结构之中的任意一个。
进一步地，所述左有源层与右有源层都是IGZO材质，所述桥接层、画素电极、公共电极都是ITO材质。
进一步地，所述栅绝缘层是SiOx单层结构或者SiNx/SiOx双层结构，所述钝化层是SiOx或者SiNO或者SiNx材质。
进一步地，所述通孔是倒锥形。
本实用新型的优点在于：1、与传统的TFT器件不同之处在于，本实用新型是将一个桥接层代替了有源层中间的一段，桥接层为导体，有源层为半导体，从而整体的有源层沟道长度就缩短了，但此时源极与漏极之间的距离还是保持不变，保证了器件的安全性；即在不缩短TFT器件的源极漏极距离的前提下，缩短有源层沟道长度，本实用新型的TFT阵列基板具有反应快、开态电流大、阈值电压小等优势，实际应用后提高显示屏的性能。2、由于ITO材料具有优良的导电性和透光的特点，本实用新型的TFT器件的桥接层和画素电极选用的材料都是ITO，该结构下的桥接层和画素电极成膜是在同一道工序进行，这样就简化阵列基板的结构，提高产生，降低成本。
附图说明
下面参照附图结合实施例对本实用新型作进一步的说明。
图1是背景技术中传统的TFT器件的结构示意图。
图2是本实用新型的高性能TFT阵列基板的制作流程图一。
图3是本实用新型的高性能TFT阵列基板的制作流程图二。
图4是本实用新型的高性能TFT阵列基板的制作流程图三。
图5是本实用新型的高性能TFT阵列基板的制作流程图四。
图6是本实用新型的高性能TFT阵列基板的制作流程图五。
图7是本实用新型的高性能TFT阵列基板的制作流程图六。
图8是本实用新型的高性能TFT阵列基板的制作流程图七。
图9是将图8中的画素电极与公共电极的位置互换后的示意图。
附图标记：玻璃衬底1；栅极2；栅绝缘层3；有源层4；左有源层41；右有源层42；桥接层5；源极6；漏极7；画素电极8；导电层9；钝化层10；通孔101；公共电极20。
具体实施方式
本实用新型实施例通过提供一种高性能TFT阵列基板，解决了背景技术中有源层沟道长度的设计局限于TFT器件源漏极之间的距离，当源极漏极间距在安全的最小距离时，如果继续缩短源极漏极间距，源极漏极会出现短路的缺点；实现了在不缩短TFT器件的源极漏极距离的前提下，缩短有源层沟道长度，本实用新型的阵列基板搭载的TFT器件具有反应快、开态电流大、阈值电压小等优势，实际应用后提高显示屏的性能。
本实用新型实施例中的技术方案为解决上述缺点，总体思路如下：
与传统的TFT器件不同之处在于，本实用新型的TFT器件是将一个桥接层代替了有源层中间的一段，桥接层为导体，有源层为半导体，从而整体的有源层沟道长度就缩短了，即半导体的长度缩短，但此时源极与漏极之间的距离还是保持不变，保证了器件的安全性；在不缩短TFT器件的源极漏极距离的前提下，缩短有源层沟道长度。
有源层沟道长度对薄膜晶体管(TFT)栅极特性的影响是很显著的，总的变化趋势是：沟道越短，开态电流越大，沟道越长，开态电流越小。这可以归因于随着沟道长度的增加，载流子在漂移过程中被捕获的概率随之增加，而载流子密度降低又造成阈值电压增大，也会造成源漏电流IDS增长变慢，造成亚阈值摆幅增大，也即是器件的反应速度就会下降。
为了更好地理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。
参阅图1至图9，本实用新型的优选实施例。
结合图8，一种高性能TFT阵列基板，包括：
玻璃衬底1；
第一金属层，固定设置在所述玻璃衬底1的上表面，形成栅极2；
栅绝缘层3，固定设置在所述第一金属层与所述玻璃衬底1的上表面；
左有源层41，固定设置在所述栅绝缘层3的上表面，还位于所述第一金属层的左端上方；
右有源层42，固定设置在所述栅绝缘层3的上表面，还位于所述第一金属层的右端上方；
桥接层5，固定设置在所述栅绝缘层3的上表面，左右两端分别跟所述左有源层41与所述右有源层42连接；
第二金属层，固定设置在所述栅绝缘层3的上表面，还与所述左有源层41连接，形成源极6；
第三金属层，固定设置在所述栅绝缘层3的上表面，还与所述右有源层42连接，形成漏极7。
与传统的TFT器件不同之处在于，本实用新型的TFT器件是将一个桥接层5代替了有源层中间的一段，桥接层5为导体，左有源层41与右有源层42都为半导体，从而整体的有源层沟道长度就缩短了，即半导体的长度缩短，但此时源极6与漏极7之间的距离还是保持不变，保证了器件的安全性；即在不缩短TFT器件的源极6漏极7距离的前提下，缩短有源层沟道长度，本实用新型的TFT阵列基板具有反应快、开态电流大、阈值电压小等优势，实际应用后提高显示屏的性能。
还包括：画素电极8，固定设置在所述栅绝缘层3的上表面，还与所述第三金属层连接；
导电层9，固定设置在所述栅绝缘层3的上表面，还位于所述画素电极8的侧方；
钝化层10，固定设置在所述第二金属层、第三金属层、左有源层41、右有源层42、桥接层5、栅绝缘层3、画素电极8、导电层9的上表面，所述钝化层10开设有通孔101；
公共电极20，固定设置在所述钝化层10的上表面，还穿过所述通孔101与所述导电层9连接。
所述第一金属层(栅极2)、第二金属层(源极6)、第三金属层(漏极7)、导电层9都是MO单层结构、Ti单层结构、MO/AL/MO三层结构、Ti/AL/Ti三层结构、AL/MO双层结构、AL/Ti双层结构之中的任意一个。
所述左有源层41与右有源层42都是IGZO材质，所述桥接层5、画素电极8、公共电极20都是ITO材质。
所述栅绝缘层3是SiOx单层结构或者SiNx/SiOx双层结构，所述钝化层10是SiOx或者SiNO或者SiNx材质。
所述通孔101是倒锥形。便于将材料沉积固定在孔位。
结合图2至图8，本实施例的高性能TFT阵列基板的制作方法，包括以下步骤：
S1、将第一金属层镀在玻璃衬底1的上表面，形成栅极2；栅极2的作用是传输栅极信号从而开启和关闭TFT器件，材料可以选择MO单层结构、Ti单层结构、MO/AL/MO三层结构、Ti/AL/Ti三层结构、AL/MO双层结构、AL/Ti双层结构之中的任一个，采用PVD成膜，酸液湿蚀刻。
S2、将栅绝缘层3镀在所述第一金属层与所述玻璃衬底1的上表面；栅绝缘层3的作用是充当绝缘介质也是栅极2与有源层之间的电容介质，材质用SiOx单层结构或者SiNx/SiOx双层结构，采用CVD成膜，干式蚀刻。
考虑到目前对TFT器件的要求是反应快，低功耗，而这些都是通过缩小TFT器件的方式来实现，而为了实现器件的小型化栅绝缘层就需要选择合适的高K材料(比如HfO2)，但是考虑到HfO2的界面存在较多的缺陷，如果直接与有源层或者栅极金属接触的话可能会影响器件的稳定性，所以可以考虑利用界面比较好的SiOx或SiNx(SiNx只能作为与栅金属层的接触膜层，如果作为与IGZO的接触面，SiNx膜层中成膜过程残留的H会破坏IGZO特性)充当接触面，比如SiOx/HfO2/SiOx三层结构作为GI绝缘层，其中为了保证体现高K材料的优势，HfO2在三层结构中的厚度需要相对SiOx更大。
S3、将桥接层5镀在所述栅绝缘层3的上表面，所述桥接层5位于所述第一金属层的上方；
将画素电极8镀在所述栅绝缘层3的上表面，所述画素电极8位于所述桥接层5的侧方；
桥接层5作用是将左右两个有源层连接在一起，画素电极8作用是充当提供液晶分子电场的电极，两者材质都为ITO，所以通过PVD方式一起成膜，酸液湿蚀刻。
S4、将左有源层41与右有源层42镀在所述栅绝缘层3的上表面，所述左有源层41与右有源层42位于所述第一金属层的上方，还分别与所述桥接层5的左右两端连接；左有源层41与右有源层42的作用是作为半导体层，在栅极2电压的作用下提供载流子通道或者关闭载流子通道，材质选用IGZO等金属氧化物半导体，PVD成膜，酸液湿蚀刻。
S5、将第二金属层镀在所述栅绝缘层3的上表面，所述第二金属层还与所述左有源层41连接，形成源极6；
将第三金属层镀在所述栅绝缘层3的上表面，所述第三金属层还与所述右有源层42、所述画素电极8连接，形成漏极7；
将导电层9镀在所述栅绝缘层3的上表面，所述导电层9位于所述画素电极8的侧方；
源极6漏极7和导电层9作用是给画素电极8和公共电极20提供信号，成膜方式为PVD磁控溅射方式成膜，材料可以选择MO单层结构、Ti单层结构、MO/AL/MO三层结构、Ti/AL/Ti三层结构、AL/MO双层结构、AL/Ti双层结构之中的任一个，蚀刻方式为酸液湿刻。
S6、将钝化层10镀在所述第二金属层、第三金属层、左有源层41、右有源层42、桥接层5、画素电极8、导电层9、栅绝缘层3的上表面，所述钝化层10开设有通孔101，所述导电层9露出于所述通孔101；
钝化层10的作用是保护TFT器件和充当画素电极8与公共电极20之间的电容介质，材质可选SiOx，SiNO或者SiNx等绝缘材质，CVD成膜，干式蚀刻。在导电层9上方打孔的目的是将导电层9的信号传递给公共电极20。
S7、将公共电极20镀在所述钝化层10，所述公共电极20还穿过所述通孔101与所述导电层9连接。
公共电极20的作用是充当提供液晶分子电场的电极，材质为ITO，PVD成膜，酸液湿蚀刻。
结合图9，在本实用新型中，公共电极20和画素电极8的位置是可以互换的，即：
导电层9，固定设置在所述栅绝缘层3的上表面；
公共电极20，固定设置在所述栅绝缘层3的上表面，还与所述导电层9连接；
钝化层10，固定设置在所述第二金属层、第三金属层、左有源层41、右有源层42、桥接层5、栅绝缘层3、公共电极20、导电层9的上表面，所述钝化层10开设有通孔101；
画素电极8，固定设置在所述钝化层10的上表面，还穿过所述通孔101与所述第三金属层连接。
由于ITO材料具有优良的导电性和透光的特点，本实用新型的TFT阵列基板的桥接层5和画素电极8选用的材料都是ITO，该结构下的桥接层5和画素电极8的成膜是在同一道工序进行，这样可以简化阵列基板的结构，提高产能，降低成本。
虽然以上描述了本实用新型的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本实用新型的范围的限定，熟悉本领域的技术人员在依照本实用新型的精神所作的等效的修饰以及变化，都应当涵盖在本实用新型的权利要求所保护的范围内。
Claims (7)
1.一种高性能TFT阵列基板，其特征在于，包括：
玻璃衬底；
第一金属层，固定设置在所述玻璃衬底的上表面，形成栅极；
栅绝缘层，固定设置在所述第一金属层与所述玻璃衬底的上表面；
左有源层，固定设置在所述栅绝缘层的上表面，还位于所述第一金属层的左端上方；
右有源层，固定设置在所述栅绝缘层的上表面，还位于所述第一金属层的右端上方；
桥接层，固定设置在所述栅绝缘层的上表面，左右两端分别跟所述左有源层与所述右有源层连接；
第二金属层，固定设置在所述栅绝缘层的上表面，还与所述左有源层连接，形成源极；
第三金属层，固定设置在所述栅绝缘层的上表面，还与所述右有源层连接，形成漏极。
2.根据权利要求1所述的一种高性能TFT阵列基板，其特征在于，还包括：
画素电极，固定设置在所述栅绝缘层的上表面，还与所述第三金属层连接；
导电层，固定设置在所述栅绝缘层的上表面，还位于所述画素电极的侧方；
钝化层，固定设置在所述第二金属层、第三金属层、左有源层、右有源层、桥接层、栅绝缘层、画素电极、导电层的上表面，所述钝化层开设有通孔；
公共电极，固定设置在所述钝化层的上表面，还穿过所述通孔与所述导电层连接。
3.根据权利要求1所述的一种高性能TFT阵列基板，其特征在于，还包括：
导电层，固定设置在所述栅绝缘层的上表面；
公共电极，固定设置在所述栅绝缘层的上表面，还与所述导电层连接；
钝化层，固定设置在所述第二金属层、第三金属层、左有源层、右有源层、桥接层、栅绝缘层、公共电极、导电层的上表面，所述钝化层开设有通孔；
画素电极，固定设置在所述钝化层的上表面，还穿过所述通孔与所述第三金属层连接。
4.根据权利要求2所述的一种高性能TFT阵列基板，其特征在于，所述第一金属层、第二金属层、第三金属层、导电层都是MO单层结构、Ti单层结构、MO/AL/MO三层结构、Ti/AL/Ti三层结构、AL/MO双层结构、AL/Ti双层结构之中的任意一个。
5.根据权利要求2所述的一种高性能TFT阵列基板，其特征在于，所述左有源层与右有源层都是IGZO材质，所述桥接层、画素电极、公共电极都是ITO材质。
6.根据权利要求2所述的一种高性能TFT阵列基板，其特征在于，所述栅绝缘层是SiOx单层结构或者SiNx/SiOx双层结构，所述钝化层是SiOx或者SiNO或者SiNx材质。
7.根据权利要求2所述的一种高性能TFT阵列基板，其特征在于，所述通孔是倒锥形。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202222984086.9U CN218783037U (zh) | 2022-11-09 | 2022-11-09 | 一种高性能tft阵列基板 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
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ID=85716795
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| Application Number | Title | Priority Date | Filing Date |
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| CN202222984086.9U Active CN218783037U (zh) | 2022-11-09 | 2022-11-09 | 一种高性能tft阵列基板 |
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| Country | Link |
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