CN217985223U - 四端口芯片及芯片系统 - Google Patents

Abstract

本实用新型提供一种四端口芯片，通过主电源端口和主接地端口供电，通过主时钟端口和主数据端口进行数据交互；所述四端口芯片包括：时钟模块，用于根据主时钟端口输入的外部时钟形成同步时钟；数据输入模块，连接时钟模块的输出端，用于在同步时钟的控制下，接收主数据端口输入的配置信息并存储；主模块，连接数据输入模块的输出端，用于读取配置信息并进行芯片配置，及在系统时钟的控制下产生待传数据；数据输出模块，连接时钟模块的输出端和主模块的输出端，用于根据同步时钟将待传数据在设定帧格式下通过主数据端口单端输出。通过本实用新型提供的四端口芯片，实现了通过少量端口数的芯片将像素信号量化后单端输出。

Description

四端口芯片及芯片系统

技术领域

本实用新型涉及图像传感器技术领域，特别是涉及一种四端口芯片及芯片系统。

背景技术

图像传感器广泛地应用于数码相机、移动手机、医疗器械、汽车和其他应用场合中，用于捕获和识别人物或场景的光学图像信息，并将光学图像信息转换为电学信号。

但无论应用于哪种场合，图像传感器芯片经常需要与其它芯片(如处理器芯片)进行数据交互，从而实现像素信号输出。而在数据交互过程中，如何通过少量端口数将像素信号量化后输出，则是本领域技术人员迫切需要解决的技术问题。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种四端口芯片及芯片系统，实现通过少量端口数芯片将像素信号量化后单端输出。

为实现上述目的及其他相关目的，本实用新型提供一种四端口芯片，通过主电源端口和主接地端口供电，通过主时钟端口和主数据端口进行数据交互；所述四端口芯片包括：

时钟模块，用于根据所述主时钟端口输入的外部时钟形成同步时钟；

数据输入模块，连接所述时钟模块的输出端，用于在所述同步时钟的控制下，接收所述主数据端口输入的配置信息并存储；

主模块，连接所述数据输入模块的输出端，用于读取所述配置信息并进行芯片配置，及在系统时钟的控制下产生待传数据；

数据输出模块，连接所述时钟模块的输出端和所述主模块的输出端，用于根据所述同步时钟将所述待传数据在设定帧格式下通过所述主数据端口单端输出。

可选地，所述时钟模块还用于对所述同步时钟进行倍频产生倍频时钟，且所述数据输出模块在所述倍频时钟控制下将所述待传数据输出。

可选地，所述时钟模块采用可调倍频的锁相环电路实现，其中，所述锁相环电路工作于相位锁定状态。

可选地，所述主模块还连接所述时钟模块的输出端，以基于所述同步时钟形成所述系统时钟。

可选地，所述四端口芯片包括图像传感器芯片，所述待传数据包括数字信号形式的图像数据。

本实用新型还提供一种芯片系统，所述芯片系统包括：

主芯片，采用如上任一项所述的四端口芯片；

从芯片，具有从时钟端口和从数据端口，且所述从时钟端口和所述从数据端口与所述主时钟端口和所述主数据端口对应连接以进行数据交互，用于向所述主芯片提供所述外部时钟和所述配置信息，及接收所述主芯片输出的所述待传数据。

可选地，所述从芯片包括：时钟产生模块，用于产生所述外部时钟并通过所述从时钟端口输出；数据产生模块，用于产生所述配置信息并通过所述从数据端口输出；数据处理模块，用于接收所述从数据端口输入的所述待传数据。

可选地，在所述主芯片包括图像传感器芯片时，所述从芯片包括处理器芯片。

如上所述，本实用新型的一种四端口芯片及芯片系统，采用四端口芯片利用主从握手机制将像素信号量化后单端输出，无需更多端口，仅通过少量端口数(四个端口)即可实现稳定的数据交互。

附图说明

图1显示为本实用新型四端口芯片的示意图。

图2显示为本实用新型芯片系统的示意图。

图3显示为本实用新型数据交互方法的流程图。

图4显示为帧开始字段的格式示意图。

图5显示为帧结束字段的格式示意图。

图6显示为本实用新型四端口芯片的一具体结构示例。

元件标号说明

10 主芯片

11 时钟模块

12 数据输入模块

13 主模块

14 数据输出模块

20 从芯片

21 时钟产生模块

22 数据产生模块

23 数据处理模块

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图1至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，虽图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

如图1所示，本实施例提供一种四端口芯片10，通过主电源端口VDD1和主接地端口GND1供电，通过主时钟端口SCL1和主数据端口SDA1进行数据交互；所述四端口芯片10包括：时钟模块11、数据输入模块12、主模块13及数据输出模块14。

所述时钟模块11用于根据所述主时钟端口SCL1输入的外部时钟EXT_CLK形成同步时钟SYN_CLK。进一步的，所述时钟模块11还用于对所述同步时钟SYN_CLK进行倍频产生倍频时钟MUL_CLK。

实际应用中，所述同步时钟SYN_CLK的频率和所述外部时钟EXT_CLK的频率相同，所述倍频时钟MUL_CLK的频率为所述同步时钟SYN_CLK的频率的m倍，其中，m为大于1的正数。

具体的，所述时钟模块11采用可调倍频的锁相环电路实现，其中，所述锁相环电路工作于相位锁定状态。

在一示例中，可以认为初始状态下，锁相环电路的倍频初始值为1，此时，锁相环电路对外部时钟EXT_CLK进行1倍频产生同步时钟SYN_CLK；另外，在芯片配置完成后，锁相环电路的倍频值被配置为m，此时，锁相环电路对同步时钟SYN_CLK进行m倍频产生倍频时钟MUL_CLK。需要说明的是，整个工作过程中，锁相环电路都工作在相位锁定状态，通过保持相位差不变来保持频率不变，从而得到稳定的时钟信号。其中，所述时钟模块可以采用现有技术当中任意可以实现频率调节的锁相环电路实现。

所述数据输入模块12连接所述时钟模块11的输出端，用于在所述同步时钟SYN_CLK的控制下，接收所述主数据端口SDA1输入的配置信息并存储。

所述主模块13连接所述数据输入模块12的输出端，用于读取所述配置信息并进行芯片配置，及在系统时钟SYS_CLK的控制下产生待传数据。进一步的，所述主模块13还连接所述时钟模块11的输出端，用于根据所述同步时钟SYN_CLK形成所述系统时钟SYS_CLK。实际应用中，所述系统时钟SYS_CLK的频率和所述同步时钟SYN_CLK的频率可以相同。当然，二者也可以不同，依据实际需求基于所述同步时钟SYN_CLK生成需要频率的所述系统时钟SYS_CLK。

具体的，所述主模块13包括：时钟/控制单元及数据单元；所述时钟/控制单元连接所述时钟模块11的输出端和所述数据输入模块12的输出端，用于根据所述同步时钟SYN_CLK形成所述系统时钟SYS_CLK，及读取所述配置信息并进行芯片配置，以在芯片配置完成后基于所述系统时钟SYS_CLK产生控制信号；所述数据单元连接所述时钟/控制单元的输出端，用于根据所述控制信号产生所述待传数据。在另一示例中，还可以是基于时钟模块11形成所述系统时钟SYS_CLK，所述主模块13直接接收所述系统时钟SYS_CLK，进行图像数据的生成等；当然，所述主模块13也可以采用现有技术其他常规模块。

更具体的，在所述四端口芯片10包括图像传感器芯片时，所述数据单元包括：像素电路及量化电路；所述像素电路连接所述时钟/控制单元的输出端，用于根据所述控制信号进行光电转换以产生像素信号；所述量化电路连接所述像素电路的输出端，用于对所述像素信号进行量化并产生所述待传数据；其中，所述像素信号为模拟信号形式的图像数据，所述待传数据为数字信号形式的图像数据。

实际应用中，所述像素电路与若干个按行和列排布的像素对应，所述像素电路至少包括；光电二极管、传输晶体管、复位晶体管、源跟随晶体管及选择晶体管；其中，所述光电二极管的阳极接地，阴极连接所述传输晶体管的第一端；所述传输晶体管的控制端接入传输控制信号，第二端连接浮动扩散有源区；所述复位晶体管的控制端接入复位控制信号，第一端接入电源电压，第二端连接浮动扩散有源区；所述源跟随晶体管的栅端连接浮动扩散有源区，漏端接入电源电压，源端连接选择晶体管的第一端；所述选择晶体管的控制端接入选择控制信号，第二端产生像素信号。

所述量化电路包括比较器和计数器，其中，所述比较器对像素信号和斜坡信号进行比较，同时所述计数器开始计数，当斜坡信号大于像素信号时，所述比较器的输出发生翻转，所述计数器停止计数，此时的计数结果就是像素信号量化后的数字码值。

所述数据输出模块14连接所述时钟模块11的输出端和所述主模块13的输出端，用于根据所述同步时钟SYN_CLK将所述待传数据在设定帧格式下通过所述主数据端口SDA1单端输出。进一步的，所述数据输出模块14在所述倍频时钟MUL_CLK的控制下将所述待传数据输出。

相应的，如图2所示，本实施例还提供一种芯片系统，所述芯片系统包括：主芯片10及从芯片20；其中，所述主芯片10采用如上所述的四端口芯片；所述从芯片20具有从时钟端口SCL2和从数据端口SDA2，且所述从时钟端口SCL2和所述从数据端口SDA2与所述主时钟端口SCL1和所述主数据端口SDA1对应连接以进行数据交互，用于向所述主芯片10提供所述外部时钟EXT_CLK和所述配置信息，及接收所述主芯片10输出的所述待传数据。需要说明的是，所述从芯片20还具有从电源端口VDD2和从接地端口GND2，以为所述从芯片20供电。

具体的，所述从芯片20包括：时钟产生模块21、数据产生模块22及数据处理模块23；其中，所述时钟产生模块21用于产生所述外部时钟EXT_CLK并通过所述从时钟端口SCL2输出，所述数据产生模块22用于产生所述配置信息并通过所述从数据端口SDA2输出，所述数据处理模块23用于接收所述从数据端口SDA2输入的所述待传数据，以便于对所述待传数据进行后续数据处理。实际应用中，所述主芯片10包括图像传感器芯片，所述从芯片20包括处理器芯片。

请参阅图6所示，提供一种本实施例提供的主芯片的具体示例，其中，图6中显示了该示例芯片的部分结构，该示例中，主时钟端口SCL1接收外部时钟后经由时钟模块11接收，时钟模块11包括连接的锁相环PLL，可以采用现有电路实现。另外，该示例中，主模块13包括透镜lens、像素阵列image array、选择控制电路row select、量化电路、增益控制电路gaincontrol以及图像处理电路ISP，量化电路包括比较电路COMP和采样保持电路columnsample/hold(如包括计数器)，上述电路均可以采用现有电路实现，当然，主模块还可以包括现有图像传感器的其他模块，依据需求设计。该示例中，数据输出模块14可以包括单端数据输出电路LVSS(low votage single signal，信号单端输出)；数据输入模块12包括控制寄存器组件control register bank。另外，该示例中，主数据端口SDA1基于SPI interface(Serial Peripheral Interface)实现数据的输入及输出，如可以基于Lane实现。

实施例二

如图3所示，本实施例提供一种芯片系统的数据交互方法，所述数据交互方法包括：步骤1)、步骤2)、步骤3)及步骤4)；其中，所述芯片系统包括主芯片10和从芯片20，所述主芯片10的主时钟端口SCL1和主数据端口SDA1与所述从芯片20的从时钟端口SCL2和从数据端口SDA2对应连接以进行数据交互。实际应用中，所述芯片系统可以采用实施例一所述的芯片系统。

步骤1)所述主芯片10通过所述主时钟端口SCL1接收所述从芯片20发送的外部时钟EXT_CLK并形成同步时钟SYN_CLK。

步骤2)在所述同步时钟SYN_CLK的控制下，所述主芯片10通过所述主数据端口SDA1接收所述从芯片20发送的配置信息。

步骤3)所述主芯片10根据所述配置信息进行芯片配置。

步骤4)所述主芯片10基于设定帧格式将待传数据通过所述主数据端口SDA1单端输出至所述从芯片20。

对于所述主芯片10而言，在芯片配置完成后，所述主芯片10还基于所述同步时钟SYN_CLK产生倍频时钟MUL_CLK，且在所述倍频时钟MUL_CLK控制下将所述待传数据输出。

具体的，所述主芯片10基于可调倍频的锁相环电路产生所述同步时钟SYN_CLK和所述倍频时钟，其中，所述锁相环电路工作于相位锁定状态。实际应用中，所述同步时钟SYN_CLK的频率和所述外部时钟EXT_CLK的频率相同，所述倍频时钟MUL_CLK的频率为所述同步时钟SYN_CLK的频率的m倍，其中，m为大于1的正数。

在一示例中，可以认为初始状态下，锁相环电路的倍频初始值为1，此时，锁相环电路对外部时钟EXT_CLK进行1倍频产生同步时钟SYN_CLK；另外，在芯片配置完成后，锁相环电路的倍频值被配置为m，此时，锁相环电路对同步时钟SYN_CLK进行m倍频产生倍频时钟MUL_CLK。需要说明的是，整个工作过程中，锁相环电路都工作在相位锁定状态，通过保持相位差不变来保持频率不变，从而得到稳定的时钟信号。

所述主芯片10还根据所述同步时钟SYN_CLK形成所述系统时钟SYS_CLK，并在所述系统时钟SYS_CLK的控制下产生所述待传数据；其中，所述系统时钟SYS_CLK的频率和所述同步时钟SYN_CLK的频率相同。

对于所述从芯片20而言，所述从芯片20发送所述外部时钟EXT_CLK后，经过设定时间再发送所述配置信息；在该设定时间内，所述主芯片10接收所述外部时钟EXT_CLK，并根据所述外部时钟EXT_CLK形成所述同步时钟SYN_CLK。通过设置外部时钟和配置信息分时发送，将等待时间放在前面，从而有利于后续操作流畅稳定。

所述主芯片10和所述从芯片20进行数据交互时，在所述主芯片10接收到所述从芯片20发送的帧开始字段后，所述主芯片10由接收模式转为发送模式，此时，所述从芯片20由发送模式转为接收模式；在所述从芯片20接收到所述主芯片10发送的帧结束字段后，所述从芯片20由接收模式转为发送模式，此时，所述主芯片10由发送模式转为接收模式。

而在所述主芯片10向所述从芯片20基于设定帧格式发送待传数据时，所述设定帧格式包括若干行字段，各所述行字段的格式相同，均包括{行开始字段、时钟同步字段、数据字段、时钟同步字段、行结束字段}。

其中，所述数据字段包括n个比特位；所述帧开始字段包括10n个比特位；所述帧结束字段包括10n个比特位；所述行开始字段包括3n个比特位；所述行结束字段包括3n个比特位；所述时钟同步字段包括8n个比特位，n为大于1的整数。

本示例中，n＝10，所述帧开始字段包括100个比特位，为10组循环的{1111100000}；所述帧结束字段包括100个比特位，为10组循环的{0000011111}；所述行开始字段包括30个比特位，为3组循环的{0000000000}；所述行结束字段包括30个比特位，为3组循环的{1111111111}；所述时钟同步字段包括80个比特位，为8组循环的{0101010101}；所述数据字段包括10个比特位(如图4和图5所示)。

实际应用中，所述主芯片10接收到所述从芯片20发送的帧开始字段后，开始向所述从芯片20发送一帧数据，该帧数据通常包括若干行数据，其中，行开始字段为一行开始传输的标志，行结束字段为一行结束传输的标志，各行依次传输，直至所述从芯片20检测到帧结束字段，则表示该帧数据传输结束。

综上所述，本实用新型的一种四端口芯片及芯片系统，采用四端口芯片利用主从握手机制将像素信号量化后单端输出，无需更多端口，仅通过少量端口数即可实现稳定地数据交互。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (8)

1.一种四端口芯片，其特征在于，通过主电源端口和主接地端口供电，通过主时钟端口和主数据端口进行数据交互；所述四端口芯片包括：

时钟模块，用于根据所述主时钟端口输入的外部时钟形成同步时钟；

数据输入模块，连接所述时钟模块的输出端，用于在所述同步时钟的控制下，接收所述主数据端口输入的配置信息并存储；

主模块，连接所述数据输入模块的输出端，用于读取所述配置信息并进行芯片配置，及在系统时钟的控制下产生待传数据；

数据输出模块，连接所述时钟模块的输出端和所述主模块的输出端，用于根据所述同步时钟将所述待传数据在设定帧格式下通过所述主数据端口单端输出；

其中，所述四端口芯片包括图像传感器芯片；所述时钟模块包括锁相环电路；所述数据输入模块包括控制寄存器组件；所述主模块包括时钟/控制单元及数据单元，所述数据单元包括像素电路及量化电路，所述时钟/控制单元连接所述时钟模块的输出端和所述数据输入模块的输出端，所述像素电路连接所述时钟/控制单元的输出端，所述量化电路连接所述像素电路的输出端；所述数据输出模块包括单端数据输出电路。

2.根据权利要求1所述的四端口芯片，其特征在于，所述时钟模块还用于对所述同步时钟进行倍频产生倍频时钟，且所述数据输出模块在所述倍频时钟控制下将所述待传数据输出。

3.根据权利要求2所述的四端口芯片，其特征在于，所述时钟模块采用可调倍频的锁相环电路实现，其中，所述锁相环电路工作于相位锁定状态。

4.根据权利要求1所述的四端口芯片，其特征在于，所述主模块还连接所述时钟模块的输出端，以基于所述同步时钟形成所述系统时钟。

5.根据权利要求1所述的四端口芯片，其特征在于，所述待传数据包括数字信号形式的图像数据。

6.一种芯片系统，其特征在于，所述芯片系统包括：

主芯片，采用如权利要求1-5任一项所述的四端口芯片；

从芯片，具有从时钟端口和从数据端口，且所述从时钟端口和所述从数据端口与所述主时钟端口和所述主数据端口对应连接以进行数据交互，用于向所述主芯片提供所述外部时钟和所述配置信息，及接收所述主芯片输出的所述待传数据。

7.根据权利要求6所述的芯片系统，其特征在于，所述从芯片包括：

时钟产生模块，用于产生所述外部时钟并通过所述从时钟端口输出；

数据产生模块，用于产生所述配置信息并通过所述从数据端口输出；

数据处理模块，用于接收所述从数据端口输入的所述待传数据。

8.根据权利要求6所述的芯片系统，其特征在于，所述从芯片包括处理器芯片。

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