CN217904397U - 一种高压防护电路 - Google Patents

Abstract

本实用新型提供了一种高压防护电路，应用于芯片接口，包括：电源模块、施密特触发器模块、输入反相器以及钳位模块；所述电源模块，分别与所述施密特触发器模块、所述输入反相器以及所述钳位模块连接；所述输入反相器，与所述施密特触发器模块的输出端连接，用于将所述施密特触发器模块输出的信号进行反相；所述钳位模块，分别与施密特触发器模块的导通控制端以及输入端连接，用于对所述施密特触发器模块的导通控制端进行钳位。能有效避免芯片接口接收到异常高压时导致施密特触发器损坏造成功能丧失并且产生漏电。

Description

一种高压防护电路

技术领域

本实用新型涉及集成电路技术领域，尤其涉及一种高压防护电路。

背景技术

微控制单元(Microcontroller Unit；MCU)，又称单片微型计算机(Single ChipMicrocomputer)或者单片机，是把中央处理器的频率与规格做适当缩减，并将内存、计数器、USB、A/D转换、UART、PLC、DMA等周边接口，甚至LCD驱动电路都整合在单一芯片上，形成芯片级的计算机，为不同的应用场合做不同组合控制。

当今通用MCU的应用越来越广泛，MCU的通讯方式也多种多样。一般情况下，MCU在选定设计制造的工艺后，制造出来的MCU对应的耐压能力将固定不变。若MCU的通用接口(GPIO)在接收到超过其耐压能力范围之外的信号，将导致接口损坏。现有的解决方法一般为在MCU的通用接口内加钳位器件或者在MCU的PCB板级加TVS(瞬态抑制二极管)防护。

然而，现有的在PCB板级加TVS防护中，需要相应改变MCU的内部结构，增加了MCU的复杂度以及成本；而现有的通用接口内加钳位器件的方案如图1及图2所示，在接收到异常高压时，MCU中的施密特触发器的导通控制端(VIN节点)容易发生击穿，造成施密特触发器功能丧失并且产生漏电。

实用新型内容

本实用新型提供了一种高压防护电路，能够有效避免芯片接口接收到异常高压时导致施密特触发器损坏造成功能丧失并产生漏电。

本实用新型提供了一种高压防护电路，应用于芯片接口，包括：电源模块、施密特触发器模块、输入反相器以及钳位模块；

所述电源模块，分别与所述施密特触发器、所述输入反相器以及所述钳位模块连接；

所述输入反相器，与所述施密特触发器模块的输出端连接，用于将所述施密特触发器模块输出的信号进行反相；

所述钳位模块，分别与所述施密特触发器模块的导通控制端以及输入端连接，用于对所述施密特触发器模块的导通控制端进行钳位。

进一步的，所述钳位模块包括：第一MOS管N4；

所述第一MOS管N4的漏极分别与所述施密特触发器模块的输入端以及所述芯片接口的输入端PAD连接，所述第一MOS管N4的源极与所述施密特触发器模块的导通控制端连接，所述第一MOS管N4的栅极与所述电源模块连接。

进一步的，所述施密特触发器模块包括：第二MOS管P1、第三MOS管P2、第四MOS管N1以及第五MOS管N2；

所述第二MOS管P1的源极与所述电源模块连接，所述第二MOS管P1的栅极与所述第一MOS管N4的漏极连接；

所述第三MOS管P2的源极与所述第二MOS管P1的漏极连接，所述第三MOS管P2的漏极分别与所述输入反相器的输入端以及所述第四MOS管N1的漏极连接；

所述第四MOS管N1的源极与所述第五MOS管N2的漏极连接，所述第五MOS管N2的源极接地；

所述第三MOS管P2、所述第四MOS管N1以及所述第五MOS管N2共栅极，且共栅极端与所述第一MOS管N4的源极连接。

进一步的，所述第一MOS管N4为NMOS管，所述第二MOS管P1为PMOS管，所述第三MOS管P2为PMOS管，所述第四MOS管N1为NMOS管，所述第五MOS管N2为NMOS管。

进一步的，所述施密特触发器模块包括：第二MOS管P1、第三MOS管P2、第四MOS管N1、第五MOS管N2以及第六MOS管P4；

所述第二MOS管P1的源极与所述电源模块连接，所述第二MOS管P1的栅极与所述第一MOS管N4的漏极连接；

所述第六MOS管P4的源极与所述第二MOS管P1的漏极连接，所述第六MOS管P4的漏极与所述第三MOS管P2的源极连接；

所述第三MOS管P2漏极分别与所述输入反相器的输入端以及所述第四MOS管N1的漏极连接；

所述第四MOS管N1的源极与所述第五MOS管N2的漏极连接，所述第五MOS管N2的源极接地；

所述第三MOS管P2、所述第四MOS管N1、所述第五MOS管N2以及所述第六MOS管P4共栅极，且共栅极端与所述第一MOS管N4的源极连接。

进一步的，所述第一MOS管N4为NMOS管，所述第二MOS管P1为PMOS管，所述第三MOS管P2为PMOS管，所述第四MOS管N1为NMOS管，所述第五MOS管N2为NMOS管，所述第六MOS管P4为PMOS管。

进一步的，所述施密特触发器模块还包括：第七MOS管P3以及第八MOS管N3；

所述第七MOS管P3的漏极接地，所述第七MOS管P3的源极分别与所述第六MOS管P4的漏极以及所述第三MOS管P2的源极连接；

所述第八MOS管N3的漏极与所述电源模块连接，所述第八MOS管N3的源极分别与所述第四MOS管N1的源极以及所述第五MOS管N2的漏极连接；

所述第七MOS管P3与所述第八MOS管N3共栅极，且共栅极端与所述输入反相器的输入端连接。

进一步的，还包括：第一静电二极管D1以及第二静电二极管D2；

所述第一静电二极管D1的阳极端与所述芯片接口的输入端PAD连接，所述第一静电二极管D1的阴极端与所述电源模块连接；

所述第二静电二极管D2的阳极端接地，所述第二静电二极管D2的阴极端与所述芯片接口的输入端PAD连接。

进一步的，还包括：上拉电阻Rpu以及下拉电阻Rpd；

所述上拉电阻Rpu的一端与所述施密特触发器模块的导通控制端连接，另一端与所述电源模块连接；

所述下拉电阻Rpd的一端与所述施密特触发器模块的导通控制端连接，另一端接地。

进一步的，还包括：静电防护电阻Resd；

所述静电防护电阻Resd的一端与所述钳位模块连接，另一端与所述芯片接口的输入端PAD连接。

从以上技术方案可以看出，本实用新型具有以下优点：

本实用新型提供了一种高压防护电路，应用于芯片接口，包括：电源模块、施密特触发器模块、输入反相器以及钳位模块；电源模块，分别与施密特触发器模块、输入反相器以及钳位模块连接；输入反相器，与施密特触发器模块的输出端连接，用于将施密特触发器模块输出的信号进行反相；钳位模块，分别与施密特触发器模块的导通控制端以及输入端连接，用于对施密特触发器模块的导通控制端进行钳位，能有效避免芯片接口接收到异常高压时导致施密特触发器损坏造成功能丧失并产生漏电。

附图说明

为了更清楚地说明本实用新型中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。

图1为本实用新型公开的一个钳位技术的接口架构图；

图2为本实用新型公开的另一钳位技术的接口架构图；

图3为本实用新型公开的一个钳位优化的接口架构图；

图4为本实用新型公开的另一钳位优化的接口架构图；

图5为本实用新型公开的另一钳位优化的接口架构图。

具体实施方式

下面将结合附图对本实用新型技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本实用新型的技术方案，因此只作为示例，而不能以此来限制本实用新型的保护范围。

在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

现有的MCU的通用接口(GPIO)在接收到超过其耐压能力范围之外的信号，将导致接口损坏。现有的解决方法一般为在MCU的通用接口内加钳位器件或者在MCU的PCB板级加TVS(瞬态抑制二极管)防护。然而，现有的在PCB板级加TVS防护中，需要相应改变MCU的内部结构，增加了MCU的复杂度以及成本。

而现有的通用接口内加钳位器件的方案如图1及图2所示，图1的接口架构中，VDD为IO的供电电源，I1为输入反相器，N1、N2、N3和P1、P2、P3组成输入施密特触发器，N4为钳位的NMOS管，I2和P4保证VIN节点(施密特触发器的导通控制端)不会出现中间电压导致施密特触发器出现漏电,D1和D2为ESD保护器件，Rpu和Rpd分别为GPIO内部的上拉电阻和下拉电阻；当芯片接口的输入端PAD电压超过芯片额定耐压值时，N4会将VIN钳位到VDD以下，通过I2和P4再将VIN上拉到VDD防止漏电。当GPIO配置成下拉输入高电平时，如果P4的导通电阻大于下拉电阻Rpd，则VIN将不能被上拉到VDD，导致施密特触发器产生漏电；但是当P4的导通电阻小于下拉电阻Rpd和N4的导通电阻时，PAD上的信号从高电平跳变至低电平，会导致VIN节点由于分压的作用不能被下拉至低低电平，产生功能错误。图2的接口架构中，VDD为IO的供电电源，I1为输入反相器，N1、N2、N3和P1、P2、P3组成输入施密特触发器，T1为CMOS钳位开关，T2为T1 PMOS栅极电压的CMOS控制开关。当PAD上的电压在VDD＜VPAD＜VDD+Vthp(Vthp为PMOS器件的阈值电压)范围内时，T1的PMOS关闭，T2的PMOS栅极电压为VDD-VGSN，T2的PMOS开启，VIN电压即为VPAD，超过了VDD，达不到电压钳位的作用；当VDD+Vthp＜VPAP时，T1的PMOS导通，使得T2的PMOS完全关闭，VIN的电压会为VDD-VGSN，造成施密特触发器出现漏电。均为在接收到异常高压时，MCU中的施密特触发器的导通控制端(VIN节点)的电压容易出现异常，造成施密特触发器出现漏电。因此，本实用新型提供了一种高压防护电路，能有效避免芯片接口接收到异常高压时施密特触发器产生漏电，具体如图3所示：

本申请实施例提供的高压防护电路，应用于芯片接口，包括：电源模块VDD、施密特触发器模块、I1输入反相器以及钳位模块；其中，电源模块VDD主要为IO(芯片接口)的供电电源，分别与施密特触发器模块、输入反相器I1以及钳位模块连接，用于给输入反相器I1以及钳位模块供电。输入反相器I1，与施密特触发器模块的输出端连接，用于将施密特触发器模块输出的信号进行反相；钳位模块，分别与施密特触发器模块的导通控制端VIN以及输入端连接，可以理解的是，该施密特触发器模块的输入端指的是电源输入施密特触发器模块的一端。该钳位模块，用于对施密特触发器模块的导通控制端VIN进行钳位。

具体的，钳位模块包括：第一MOS管N4，第一MOS管N4与施密特触发器模块的连接方式为：第一MOS管N4的漏极分别与施密特触发器模块的输入端以及芯片接口的输入端PAD连接，第一MOS管N4的源极与施密特触发器模块的导通控制端VIN连接，第一MOS管N4的栅极与电源模块VDD连接。

具体的，施密特触发器模块包括：第二MOS管P1、第三MOS管P2、第四MOS管N1以及第五MOS管N2；第二MOS管P1的源极与电源模块VDD连接，第二MOS管P1的栅极与第一MOS管N4的漏极连接；第三MOS管P2的源极与第二MOS管P1的漏极连接，第三MOS管P2的漏极分别与输入反相器的输入端以及第四MOS管N1的漏极连接；第四MOS管N1的源极与第五MOS管N2的漏极连接，第五MOS管N2的源极接地；第三MOS管P2、第四MOS管N1以及第五MOS管N2共栅极，且共栅极端与第一MOS管N4的源极连接。

进一步的，第一MOS管N4为NMOS管，第二MOS管P1为PMOS管，第三MOS管P2为PMOS管，第四MOS管N1为NMOS管，第五MOS管N2为NMOS管。其中，N4为钳位的NMOS管，当芯片接口的输入端PAD电压超过芯片额定耐压值时，VIN＝VDD-Vthn，确保不会存在NMOS晶体管的栅-源/漏电压超过标称的额定值，同时将P1的栅极电压连接到PAD，避免了VIN＜VDD时施密特触发产生的漏电，增强了通用接口的耐压能力，同时又不会限制上下拉电阻的电阻值。

本实用新型提供了一种高压防护电路，应用于芯片接口，包括：电源模块、施密特触发器模块、输入反相器以及钳位模块；电源模块，分别与输入反相器以及钳位模块连接；输入反相器，与施密特触发器模块的输出端连接，用于将施密特触发器模块输出的信号进行反相；钳位模块，分别与施密特触发器模块的导通控制端以及输入端连接，用于对施密特触发器模块的导通控制端进行钳位，能有效避免芯片接口接收到异常高压时导致施密特触发器损坏造成功能丧失并产生漏电。。对于现有GPIO在接收到超过额定耐压能力的高压情况下容易损坏的缺点，提出了一种高可靠性的优化结构。在传统GPIO上电压钳位的结构上进行优化，在不影响GPIO特性以及应用场景的前提下，通过钳位器件，将超过额定耐压值的电压钳位到SOC(芯片)接口额定耐压值以内，保证SOC正常运行以及接口正常通讯。进一步的，通过在使用钳位NMOS器件的通用接口内优化钳位的方式，保证SOC在接收到异常高电压时仍能正常运行以及通讯。集成在SOC内部，电路简单，可靠性强，简化了PCB板级设计，降低了板级成本，且不影响通讯速度和功耗。

可以理解的是，本实用新型的高压防护电路也可以理解为在现有的施密特触发器的基础上进行相应优化，现有的施密特触发器包括N1、N2以及P1、P2，现有的施密特触发器中N1、N2以及P1、P2共栅极，优化时，将P1的栅极改接至芯片接口的输入端PAD，形成本实用新型的高压防护电路。

进一步的，在上述的高压防护电路中，当VPAD(PAD端的电压)为高电平时，P1的漏端电压≤Vthp，当VPAD＞额定电压+Vthp时，会存在P1损坏的风险；因此，在上述高压防护电路的基础上进一步进行相关优化，如图4所示：

相对应的施密特触发器模块包括：第二MOS管P1、第三MOS管P2、第四MOS管N1、第五MOS管N2以及第六MOS管P4。其中，第二MOS管P1的源极与电源模块VDD连接，第二MOS管P1的栅极与第一MOS管N4的漏极连接；第六MOS管P4的源极与第二MOS管P1的漏极连接，第六MOS管P4的漏极与第三MOS管P2的源极连接；第三MOS管P2漏极分别与输入反相器的输入端以及第四MOS管N1的漏极连接；第四MOS管N1的源极与第五MOS管N2的漏极连接，第五MOS管N2的源极接地；第三MOS管P2、第四MOS管N1、第五MOS管N2以及第六MOS管P4共栅极，且共栅极端与第一MOS管N4的源极连接。进一步的，第一MOS管N4为NMOS管，第二MOS管P1为PMOS管，第三MOS管P2为PMOS管，第四MOS管N1为NMOS管，第五MOS管N2为NMOS管，第六MOS管P4为PMOS管。本实施例中，N4为钳位的NMOS管，当PAD电压超过芯片额定耐压值时，VIN＝VDD-Vthn，确保不会存在NMOS晶体管的栅-源/漏电压超过标称的额定值，同时将P4的栅极电压连接到PAD，避免了VIN＜VDD时施密特触发产生的漏电。且当VPAD为高电平时，P1和P4关闭，当VPAD＞额定电压+Vthp时，P1和P4的中间节点电压为小于VDD的浮空电压，避免了P1和P4的栅源以及栅漏因为VPAD出现超过更高额定电压后损坏的风险。

进一步的，施密特触发器模块还包括：第七MOS管P3以及第八MOS管N3；第七MOS管P3的漏极接地，第七MOS管P3的源极分别与第六MOS管P4的漏极以及第三MOS管P2的源极连接；第八MOS管N3的漏极与电源模块连接，第八MOS管N3的源极分别与第四MOS管N1的源极以及第五MOS管N2的漏极连接；第七MOS管P3与第八MOS管N3共栅极，且共栅极端与输入反相器的输入端连接。该P3可以为PMOS管，N3为NMOS管。P3与N3用使施密特触发器模块保持待机状态。

进一步的，高压防护电路还包括：第一静电二极管D1以及第二静电二极管D2；第一静电二极管D1的阳极端与芯片接口的输入端PAD连接，第一静电二极管D1的阴极端与电源模块连接；第二静电二极管D2的阳极端接地，第二静电二极管D2的阴极端与所芯片接口的输入端PAD连接。可以理解的是，该第一静电二极管D1以及第二静电二极管D2为ESD保护器件，可以在芯片接口受到异常高压时有效保护后级电路。

进一步的，如图5所示，高压防护电路还包括：上拉电阻Rpu以及下拉电阻Rpd；上拉电阻Rpu的一端与施密特触发器模块的导通控制端连接，另一端与电源模块连接；下拉电阻Rpd的一端与施密特触发器模块的导通控制端连接，另一端接地。可以理解的是，该上拉电阻Rpu以及下拉电阻Rpd的电阻值可以为10KΩ或20KΩ,具体此处不做限定。

进一步的，高压防护电路还包括：静电防护电阻Resd；静电防护电阻的一端与钳位模块连接，另一端与芯片接口的输入端PAD连接，用于对后极电路进行静电释放保护。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围，其均应涵盖在本实用新型的权利要求和说明书的范围当中。

Claims (10)

1.一种高压防护电路，应用于芯片接口，其特征在于，包括：电源模块、施密特触发器模块、输入反相器以及钳位模块；

所述电源模块，分别与所述施密特触发器模块、所述输入反相器以及所述钳位模块连接；

所述输入反相器，与所述施密特触发器模块的输出端连接，用于将所述施密特触发器模块输出的信号进行反相；

所述钳位模块，分别与所述施密特触发器模块的导通控制端以及输入端连接，用于对所述施密特触发器模块的导通控制端进行钳位。

2.根据权利要求1所述的防护电路，其特征在于，所述钳位模块包括：第一MOS管N4；

所述第一MOS管N4的漏极分别与所述施密特触发器模块的输入端以及所述芯片接口的输入端PAD连接，所述第一MOS管N4的源极与所述施密特触发器模块的导通控制端连接，所述第一MOS管N4的栅极与所述电源模块连接。

3.根据权利要求2所述的防护电路，其特征在于，所述施密特触发器模块包括：第二MOS管P1、第三MOS管P2、第四MOS管N1以及第五MOS管N2；

所述第二MOS管P1的源极与所述电源模块连接，所述第二MOS管P1的栅极与所述第一MOS管N4的漏极连接；

所述第三MOS管P2的源极与所述第二MOS管P1的漏极连接，所述第三MOS管P2的漏极分别与所述输入反相器的输入端以及所述第四MOS管N1的漏极连接；

所述第四MOS管N1的源极与所述第五MOS管N2的漏极连接，所述第五MOS管N2的源极接地；

所述第三MOS管P2、所述第四MOS管N1以及所述第五MOS管N2共栅极，且共栅极端与所述第一MOS管N4的源极连接。

4.根据权利要求3所述的防护电路，其特征在于，所述第一MOS管N4为NMOS管，所述第二MOS管P1为PMOS管，所述第三MOS管P2为PMOS管，所述第四MOS管N1为NMOS管，所述第五MOS管N2为NMOS管。

5.根据权利要求2所述的防护电路，其特征在于，所述施密特触发器模块包括：第二MOS管P1、第三MOS管P2、第四MOS管N1、第五MOS管N2以及第六MOS管P4；

所述第二MOS管P1的源极与所述电源模块连接，所述第二MOS管P1的栅极与所述第一MOS管N4的漏极连接；

所述第六MOS管P4的源极与所述第二MOS管P1的漏极连接，所述第六MOS管P4的漏极与所述第三MOS管P2的源极连接；

所述第三MOS管P2漏极分别与所述输入反相器的输入端以及所述第四MOS管N1的漏极连接；

所述第四MOS管N1的源极与所述第五MOS管N2的漏极连接，所述第五MOS管N2的源极接地；

所述第三MOS管P2、所述第四MOS管N1、所述第五MOS管N2以及所述第六MOS管P4共栅极，且共栅极端与所述第一MOS管N4的源极连接。

6.根据权利要求5所述的防护电路，其特征在于，所述第一MOS管N4为NMOS管，所述第二MOS管P1为PMOS管，所述第三MOS管P2为PMOS管，所述第四MOS管N1为NMOS管，所述第五MOS管N2为NMOS管，所述第六MOS管P4为PMOS管。

7.根据权利要求5所述的防护电路，其特征在于，所述施密特触发器模块还包括：第七MOS管P3以及第八MOS管N3；

所述第七MOS管P3的漏极接地，所述第七MOS管P3的源极分别与所述第六MOS管P4的漏极以及所述第三MOS管P2的源极连接；

所述第八MOS管N3的漏极与所述电源模块连接，所述第八MOS管N3的源极分别与所述第四MOS管N1的源极以及所述第五MOS管N2的漏极连接；

所述第七MOS管P3与所述第八MOS管N3共栅极，且共栅极端与所述输入反相器的输入端连接。

8.根据权利要求1所述的防护电路，其特征在于，还包括：第一静电二极管D1以及第二静电二极管D2；

所述第一静电二极管D1的阳极端与所述芯片接口的输入端PAD连接，所述第一静电二极管D1的阴极端与所述电源模块连接；

所述第二静电二极管D2的阳极端接地，所述第二静电二极管D2的阴极端与所述芯片接口的输入端PAD连接。

9.根据权利要求1所述的防护电路，其特征在于，还包括：上拉电阻Rpu以及下拉电阻Rpd；

所述上拉电阻Rpu的一端与所述施密特触发器模块的导通控制端连接，另一端与所述电源模块连接；

所述下拉电阻Rpd的一端与所述施密特触发器模块的导通控制端连接，另一端接地。

10.根据权利要求1所述的防护电路，其特征在于，还包括：静电防护电阻Resd；

所述静电防护电阻Resd的一端与所述钳位模块连接，另一端与所述芯片接口的输入端PAD连接。

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