CN217238723U - 基于申威831处理器的计算机控制板 - Google Patents

Abstract

本实用新型属于计算机技术领域，公开了基于申威831处理器的计算机控制板，包括申威831处理器和申威ICH2南桥芯片，所述控制板搭载10颗DDR4颗粒实现8GB内存，对外接口包括4路PCIe2.0、4路JTAG、2路1000Base‑T、1路VGA、2路SATA3.0、4路USB3.0、2路USB2.0、1路DB9串口和4路三线串口。本实用新型采用申威831处理器和申威ICH2南桥，除常规的计算机外部接口外，还设计了便于程序文件烧写的JTAG接口，为安全设备的控制板提供国产化的替代方案。

Description

基于申威831处理器的计算机控制板

技术领域

本实用新型属于计算机技术领域，尤其涉及基于申威831处理器的计算机控制板。

背景技术

通常安全设备的控制板采用的基本都是国外品牌的处理器和南北桥芯片，采用开放式结构，主要考虑的是计算、可靠性及功耗等非安全性的因素，导致处理器存在很多安全漏洞。

计算机技术是世界上发展最快的科学技术之一，产品不断升级换代，目前计算机硬件产品主要是以Intel为代表，随着我国信息化的进一步发展，信息安全问题日益引起重视，国产化的硬件平台的需求也越来越迫切。

随着我国信息化的建设，为保证信息的安全，承载信息安全的计算机硬件平台显得尤为重要。从以前采用国外品牌的计算机主板到现在需要采用国产自主可控的处理器架构平台，对安全设备的主控计算机进行重大升级，保证信息的安全，以应用在信息安全领域，如航天航空、智能交通、电力铁路等行业。

实用新型内容

本实用新型的目的在于提供一种国产化自主可控的计算机控制板，是基于申威831处理器和申威ICH2南桥的安全主控板设计，替代常用的INTEL 处理器和国外的芯片组设计方案，提供上位机的控制功能，有效降低信息安全问题。

本实用新型公开的基于申威831处理器的计算机控制板，包括申威831 处理器和申威ICH2南桥芯片，所述控制板搭载10颗DDR4颗粒实现8GB内存，对外接口包括4路PCIe2.0、4路JTAG、2路1000Base-T、1路VGA、2 路SATA3.0、4路USB3.0、2路USB2.0、1路DB9串口和4路三线串口。

进一步的，所述2路1000Base-T通过所述申威ICH2南桥芯片的RGMII 接口实现，所述申威ICH2南桥芯片内部集成的2个以太网控制器，提供2个独立的PHY接口，对外接口采用GMII/MII和RGMII接口。

进一步的，采用所述申威ICH2南桥芯片和CH7033编码器实现所述1路 VGA输出，VGA连接器为DMR-W00136，显存采用外部存储器，通过所述申威ICH2南桥芯片的DDR接口外接多颗DDR SDRAM。

进一步的，使用FT4232HL芯片把一路USB接口转换成为两路JTAG和两路串口。

进一步的，所述4路USB3.0通过所述申威ICH2南桥芯片提供，所述2 路USB2.0通过所述申威ICH2南桥芯片提供的1路USB3.0连接USB HUB 转出，用于与所述FT4232HL芯片连接实现串口和JTAG。

进一步的，所述申威831处理器内部集成2个DDR4存储控制器，每个存储控制器对应64位数据宽度的DDR4存储器接口，且支持8位ECC校验，传输速率为3200Mbps。

进一步的，所述申威ICH2南桥芯片提供2路SATA3.0接口，一路SATA3.0 接口为mSATA接口，通过长江连接器的插座提供给SSD，所述SSD支持容量为512GB，另外一路SATA3.0接口为普通7脚SATA。

进一步的，所述申威831处理器集成2个符合4.0标准且向下兼容3.0/2.0 标准的PCIe接口，默认情况下具有1个x16接口，可以拆分为2个x8接口使用。

进一步的，所述控制板的上电时序如下：

主板单电源12V供电后，通过低压差线性稳压器直接输出待机电3.3VSB，此时CPLD上电时序控制部分正常工作；

当按下主板上电开关时，产生一个低电平的脉宽信号PWR_BTN给CPLD， CPLD产生后续电源模块工作的使能信号PS_ON#；

PS_ON#使能信号驱动电源芯片SSE1630ML，产生5V和3.3V电源，输出的PowerGood信号给到CPLD；

CPLD接收到有效的PowerGood信号有效后，CPLD输出VDD18_EN信号使能电源芯片SSE1620ML的RUN1管脚，产生1.8V电源，输出1.8V的 PowerGood信号给到所述电源芯片SSE1620ML的RUN2管脚，产生2.5V电源，输出2.5V的PowerGood信号给到CPLD；

CPLD接收到有效的PowerGood信号后，CPLD输出ICHVCC15_EN信号使能电源芯片SSE1644ML的RUN1管脚，产生1.5V电源，输出1.5V的 PowerGood信号给到CPLD；

CPLD接收到有效的PowerGood信号后，CPLD输出CPUVDD12_EN信号使能所述电源芯片SSE1643ML的RUN管脚，产生1.2V电源，输出1.2V 的PowerGood信号给到CPLD；

CPLD接收到有效的PowerGood信号后，CPLD输出CPUVDD_CORE的 EN信号使能电源芯片MAC4650B的RUN管脚，产生0.75V电源，输出0.75V 的PowerGood信号给到CPLD；

CPLD接收到有效的PowerGood信号后，CPLD输出ICH_PCIEVCC09 的EN信号使能所述电源芯片SSE1644ML的RUN2管脚，产生0.9V电源，输出0.9V的PowerGood信号给到CPLD；

CPLD接收到有效的PowerGood信号后，CPLD输出ICH_VDD09的EN 信号使能所述电源芯片SSE1643ML的RUN管脚，产生0.95V电源，输出0.95V 的PowerGood信号给到CPLD；

所有电源模块的PowerGood均有效后，输出驱动信号点亮板卡电源灯。

本实用新型的有益效果如下：

采用申威831处理器和申威ICH2南桥，除常规的计算机外部接口外，还设计了便于程序文件烧写的JTAG接口，为安全设备的控制板提供国产化的替代方案。

附图说明

图1本实用新型总体设计框图；

图2本实用新型的以太网接口图；

图3本实用新型的显示接口图；

图4本实用新型的JTAG接口图；

图5本实用新型的USB接口图；

图6本实用新型的DDR4接口图；

图7本实用新型的SATA接口图；

图8本实用新型的PCIe×4插槽示意图；

图9本实用新型的电源框图；

图10本实用新型的上电时序图。

具体实施方式

下面结合附图对本实用新型作进一步的说明，但不以任何方式对本实用新型加以限制，基于本实用新型教导所作的任何变换或替换，均属于本实用新型的保护范围。

如图1所示，本实用新型采用申威831和申威南桥ICH2芯片组成计算机控制板的核心功能单元，对外接口包括4路PCIe2.0、4路JTAG、2路1000Base-T、 1路VGA、2路SATA3.0、4路USB3.0、2路USB2.0、1路DB9串口、4路三线串口，板载10颗DDR4颗粒实现8GB内存。

计算机控制板的接口功能如下：

1)显示接口：集成显卡，1路DB15的VGA接口，分辨率根据外部显示器自适应；

2)PCIe接口：支持4路PCIe总线，其中4路为X4的PCIe 3.0接口，通过PCIe接口连接器引出；

3)SATA接口：2路SATA3.0信号，其中1路mSATA接口，1路7脚SATA 接口；

4)存储：板载512G SSD硬盘；

5)内存：板载8GB DDR4 SDRAM，带ECC校验；

6)以太网络：2路1000base-T网络接口，提供2路RJ45千兆网络接口；

7)USB口：4路USB3.0接口，2路USB2.0键鼠接口，通过前面板USB 接口引出；

8)串口：5路，4路内置串口分别连接至四个PCIe×4插槽，1路DB9串口；

9)JTAG接口：电平标准2.5V，4路标准JTAG接口，分别连接到4个PCIe 接口连接器。

计算机控制板的供电及功耗如下：

1)单一12V供电，12V通过PCIe×4插槽馈入，同时可支持宽电压14V-15V 输入；

2)主板功耗：≤60W。

如图2所示，主控板提供2路10/100/1000Mbps自适应电口，通过ICH2 的RGMII接口实现。ICH2内部集成了2个以太网控制器YT8521，提供2个独立的PHY接口，对外接口采用GMII/MII和RGMII接口。以太网控制器向 ICH2南桥芯片发送的信号有GMAC_PHY_RXD，GMAC_PHY_RXDV， GMAC_CLK_RX，GMAC_GMII_MDIO，从ICH2南桥芯片接收的信号 GMAC_PHY_TXD，GMAC_PHY_TXEN，GMAC_GMII_MDIO和 GMAC_CLK_TX。

如图3所示，主板提供1路VGA接口。本实用新型采用ICH2+CH7033 (Encoder)实现1路VGA输出，VGA连接器选择的是深圳南士科技的 DMR-W00136。显存采用external memory，通过ICH2的DDR接口外接4颗 DDR SDRAM，总容量为2GB。显存SPD与申威831处理器之间通过IIC1接口通信，DDR SDRAM与ICH2南桥芯片通过DDR3通信。编码器CH7033 接收南桥芯片ICH2发送的信号DC_RED，DC_GREEN，DC_BLUE， DISPLAY_CLK，DISPLAY_EN,DISPLAY_Hsync，DISPLAY_Vsync，编码器 CH7033向南桥芯片ICH2发送信号Display_PAB_INT。

如图4所示，FT4232HL是一个USB转多功能接口的芯片，通过FT4232HL 可以把一路USB接口转换成为两路JTAG和两路串口。根据Tyco连接器pin 定义，将JTAG信号和串口信号分别连接至对应引脚。编码器CH7033向VGA 发送R、G、B、HSYNC和VSYNC信号。

由于目标板的FPGA引脚电平为2.5V，而FT4232HL转出的JTAG电平为3.3V，所以选用SN74AVCH4T245电平转换芯片将3.3V转换为2.5V连接至Tyco插槽上。

如图5所示，控制板提供6路USB接口，其中4路是USB3.0接口，使用的是深圳南士科技的USB 3.0 AF双层90°，另外两路是USB2.0接口，使用的是深圳南士科技的NS-USB-A00057。

ICH2提供6个USB3.0接口，其中4路直接使用，另外1路通过USB HUB 转出2路USB2.0用于与FT4232连接实现串口和JTAG。

如图6所示，申威831处理器内部集成2个DDR4存储控制器，每个存储控制器对应64位数据宽度的DDR4存储器接口，且支持8位ECC校验，传输速率可达3200Mbps(单通道带宽可达25.6GB/s)。

为了充分利用CPU内存带宽，采用2通道单RANK设计，本实用新型采用x16颗粒，单颗颗粒容量1GB，共10颗颗粒，板载实现8GB内存，内存颗粒采用合肥长鑫科技的CXDQ3BFAM-CG。

如图7所示，主板提供2路SATA3.0接口，一路为mSATA接口，通过长江连接器的PCIE-0801WRB-S-F-52P-H68-HF-G30插座提供给SSD。另外一路为普通7脚SATA，选择了南士科技的SATA-S-DIP-7P。

本实用新型中ICH2南桥芯片实现2路SATA3.0接口，速率6Gbps，SSD 支持容量为512GB，选择的是BIWIN的M6328。

如图8所示，申威831处理器集成2个符合4.0标准且向下兼容3.0/2.0 标准的PCIe接口，默认情况下具有1个x16接口，可以拆分为2个x8接口使用。

本实用新型中按拆分成2个x8接口使用，其中一路接到ICH2，另一路不用。

如图9和图10所示，本实用新型的控制板上电时序如下：

1)主板单电源12V供电后，通过芯佰微的LDO(CBM1764DT-3.3-REEL) 直接输出待机电3.3VSB，此时CPLD上电时序控制部分正常工作；

2)当按下主板上电开关时，产生一个低电平的脉宽信号PWR_BTN给 CPLD，CPLD产生后续电源模块工作的使能信号PS_ON#；

3)PS_ON#使能信号驱动电源芯片SSE1630ML，产生5V和3.3V电源，输出的PowerGood信号给到CPLD；PowerGood信号是直流输出电压检测信号和交流输入电压检测信号的逻辑与TTL信号兼容,表明电源的各路直流输出都正常。

4)CPLD接收到有效的PG信号有效后，CPLD输出VDD18_EN信号使能 SSE1620ML的RUN1管脚，产生1.8V电源，输出1.8V的PG信号给到 SSE1620ML的RUN2管脚，产生2.5V电源，输出2.5V的PG信号给到CPLD；

5)CPLD接收到有效的PG信号有效后，CPLD输出ICHVCC15_EN信号使能SSE1644ML的RUN1管脚，产生1.5V电源，输出1.5V的PG信号给到 CPLD；

6)CPLD接收到有效的PG信号有效后，CPLD输出CPUVDD12_EN信号使能SSE1643ML的RUN管脚，产生1.2V电源，输出1.2V的PG信号给到 CPLD；

7)CPLD接收到有效的PG信号有效后，CPLD输出CPUVDD_CORE的 EN信号使能MAC4650B的RUN管脚，产生0.75V电源，输出0.75V的PG 信号给到CPLD；

8)CPLD接收到有效的PG信号有效后，CPLD输出ICH_PCIEVCC09的 EN信号使能SSE1644ML的RUN2管脚，产生0.9V电源，输出0.9V的PG 信号给到CPLD；

9)CPLD接收到有效的PG信号有效后，CPLD输出ICH_VDD09的EN 信号使能SSE1643ML的RUN管脚，产生0.95V电源，输出0.95V的PG信号给到CPLD；

所有电源模块的PG均有效后，输出驱动信号点亮板卡电源灯。

本实用新型的计算机控制板有一个复位开关和电源开关，上电后，运行深度操作系统。控制板还有1个电源指示灯和1个硬盘指示灯，可以指示控制板和硬盘的运行状态。控制板还设置一个蜂鸣器作为发声器件，提示控制板的异常。

本实用新型的有益效果如下：

采用申威831处理器和申威ICH2南桥，除常规的计算机外部接口外，还设计了便于程序文件烧写的JTAG接口，为安全设备的控制板提供国产化的替代方案。

本文所使用的词语“优选的”意指用作实例、示例或例证。本文描述为“优选的”任意方面或设计不必被解释为比其他方面或设计更有利。相反，词语“优选的”的使用旨在以具体方式提出概念。如本申请中所使用的术语“或”旨在意指包含的“或”而非排除的“或”。即，除非另外指定或从上下文中清楚，“X使用A或B”意指自然包括排列的任意一个。即，如果X使用A；X使用B；或 X使用A和B二者，则“X使用A或B”在前述任一示例中得到满足。

而且，尽管已经相对于一个或实现方式示出并描述了本公开，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本公开包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件(例如元件等)执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本公开的示范性实现方式中的功能的公开结构不等同。此外，尽管本公开的特定特征已经相对于若干实现方式中的仅一个被公开，但是这种特征可以与如可以对给定或特定应用而言是期望和有利的其他实现方式的一个或其他特征组合。而且，就术语“包括”、“具有”、“含有”或其变形被用在具体实施方式或权利要求中而言，这样的术语旨在以与术语“包含”相似的方式包括。

本实用新型实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以多个或多个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。上述提到的存储介质可以是只读存储器，磁盘或光盘等。上述的各装置或系统，可以执行相应方法实施例中的存储方法。

综上所述，上述实施例为本实用新型的一种实施方式，但本实用新型的实施方式并不受所述实施例的限制，其他的任何背离本实用新型的精神实质与原理下所做的改变、修饰、代替、组合、简化，均应为等效的置换方式，都包含在本实用新型的保护范围之内。

Claims (8)

1.基于申威831处理器的计算机控制板，其特征在于，包括申威831处理器和申威ICH2南桥芯片，所述控制板搭载10颗DDR4颗粒实现8GB内存，对外接口包括4路PCIe2.0、4路JTAG、2路1000Base-T、1路VGA、2路SATA3.0、4路USB3.0、2路USB2.0、1路DB9串口和4路三线串口。

2.根据权利要求1所述的基于申威831处理器的计算机控制板，其特征在于，所述2路1000Base-T通过所述申威ICH2南桥芯片的RGMII接口实现，所述申威ICH2南桥芯片内部集成的2个以太网控制器，提供2个独立的PHY接口，对外接口采用GMII/MII和RGMII接口。

3.根据权利要求1所述的基于申威831处理器的计算机控制板，其特征在于，采用所述申威ICH2南桥芯片和CH7033编码器实现所述1路VGA输出，VGA连接器为DMR-W00136，显存采用外部存储器，通过所述申威ICH2南桥芯片的DDR接口外接多颗DDR SDRAM。

4.根据权利要求1所述的基于申威831处理器的计算机控制板，其特征在于，使用FT4232HL芯片把一路USB接口转换成为两路JTAG和两路串口。

5.根据权利要求4所述的基于申威831处理器的计算机控制板，其特征在于，所述4路USB3.0通过所述申威ICH2南桥芯片提供，所述2路USB2.0通过所述申威ICH2南桥芯片提供的1路USB3.0连接USB HUB转出，用于与所述FT4232HL芯片连接实现串口和JTAG。

6.根据权利要求1所述的基于申威831处理器的计算机控制板，其特征在于，所述申威831处理器内部集成2个DDR4存储控制器，每个存储控制器对应64位数据宽度的DDR4存储器接口，且支持8位ECC校验，传输速率为3200Mbps。

7.根据权利要求1所述的基于申威831处理器的计算机控制板，其特征在于，所述申威ICH2南桥芯片提供2路SATA3.0接口，一路SATA3.0接口为mSATA接口，通过长江连接器的插座提供给SSD，所述SSD支持容量为512GB，另外一路SATA3.0接口为普通7脚SATA。

8.根据权利要求1所述的基于申威831处理器的计算机控制板，其特征在于，所述申威831处理器集成2个符合4.0标准且向下兼容3.0/2.0标准的PCIe接口，默认情况下具有1个x16接口，可拆分为2个x8接口使用。

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